RISC-V-ALE RISC-V汇编学习环境

RISC-V处理器 5阶段流水线架构 硬件设计 编译和模拟要求 sudo apt-get install ghdl gtkwave 综合要求 演练 演练将vhdl转换为verilog文件 （需要使用yosys进行synthesys） 放置和布线要求 演练 模拟 “ tb_risc_abs.vhd”是架构的测试平台。 可以通过运行gtkwave risc_v_abs.vcd看到该模拟。 编译设计 运行tb_script文件，将使用ghdl分析整个体系结构的文件。 默认情况下，将在主目录中创建一个名为“ risc_v_abs.vcd”的vcd文件。 综合系统 vhdl代码使用vhd2vl在verilog文件中转换。 使用verilog文件，可以使用yosys完成yosys 。 目标FPGA平台是ICE40 ，您可以使用yosys并使用以下yosys进行更改： synth_<targ

重要通知 该项目将不再在此存储库中进行更新和维护，新一代的hbird e203进行了许多改进，例如在线文档，不错的扩展，新的外围设备。 关于新版本，请参考以下链接： Hummingbirdv2 E203内核和SoC： 。 HummingBird RISC-V软件开发套件： 蜂鸟E203开源处理器核心 关于 该存储库托管了开放源代码蜂鸟E203 RISC处理器Core的项目。 为了提高RISC-V的知名度并加快中国物联网的发展，我们为蜂鸟E203核心开源而感到自豪。 它是中国大陆首个具有最新CPU设计技能的开源处理器内核，可支持RISC-V指令集。 蜂鸟E203内核是基于两阶段流水线的超低功耗/区域实施，使蜂鸟E203成为RISC-V实施研究和教育的理想之选。 欢迎访问以查看有关Hummingbird E203的讨论。 欢迎访问 ，以可用的RISC-V MCU芯片和嵌入式开

Codasip RISC-V 1&3&5 Series FPGA Platform Guide

Codasip RISC-V Processors 1 Series Datasheet.pdf

Codasip RISC-V Processors Hardware Abstraction Layer.pdf

Codasip RISC-V Processors Package Guide.pdf

Codasip RISC-V Processors SDK User Guide.pdf

比较全的项目文件，包含RISC-V core和基本外设

国内首个使用RISC_V指令集架构开发的处理器芯片内核，蜂鸟E200开放源码和SoC原型。