一个用Verilog HDL语言所写的32位MIPS指令系统流水线CPU，内附详细的代码以及报告文档，还有运行结果截图。CPU实现了20余条常用指令。

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在秒表设计中，分模块书写。用在七段数码管上显示。输入频率是1KHZ.可以显示百分秒，秒，分。如要显示小时，只需修改leds里的代码和主模块代码。改程序以通过硬件电路验证。完全正确。

2015国赛 双向DCDC变化器，我们使用FPGA开发，灵活简单。这里是其控制的全代码，包括PID等。后续资料之后上传。

介绍verilog语言，并例举大量实例，同时介绍相关的开发软件。

最经典的HDL语言书籍，能让你在实例和理论的结合中快速的掌握HDL语言。

AES_MD5_SHA3_SHA256_密码算法 Verilog 或VHDL语言实现 适用于FPGA开发

学习fpga时整理的对比c语言的语法概要。

Verilog HDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码，本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在 //PC机上安装一个串口调试工具来验证程序的功能。 //程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控 //制器，10个bit是1位起始位，8个数据位，1个结束 //位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实 //现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是 //9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间 //划分为8个时隙以使通信同步.

Quartus verilog HDL语言来实现qpsk的仿真，可运行，编译，下载。