应用MicroBlaze软核作为CPU的硬件平台，在此平台上设计了基于AXI总线的通用实时时钟IP核。给出了创建IP核的过程和导入IP核的方法。介绍了实时时钟的IP核结构，给出了IP核的结构框图。介绍了实时时钟的原理，给出了实时时钟各个模块的核心代码。

包括ARM AXI总线的多份协议，花了很长时间收集，打包上传，方便需要的朋友。求好评

wb-axi Wishbone <-> AXI 接口和模块 地位 目前仅支持从 Wishbone 到 AXI4 和 AXI4-Lite 的转换。 突发未实现，将回退到单个读/写。 当前不支持 AXI 允许的所有额外功能（权限、锁定、缓存等）。 例子 wb_to_axi4_bridge #( .DW(32), .AW(32), .IDW(4) ) wb_to_axi4_bridge_i ( .wb_clk_i(sys_clk_i), .wb_rst_i(sys_rst_i), .wb_adr_i(wb_adr), .wb_dat_i(wb_dat), .wb_sel_i(wb_sel), .wb_we_i (wb_we), .wb_cyc_i(wb_cyc), .wb_stb_i(wb_stb), .wb_cti_i(wb_

xilinx's axi to apb bridge document

AXI3 中文版的总线协议，可以帮助有需要的人快速理解掌握。 如对部分内容有疑惑，建议以最新英文原版为准！

Zynq AXIS：完整的DMA系统 此存储库包含使用Xilinx的Zynq FPGA建立基于DMA的项目所需的所有组件。 首先，有一个称为AXIS的硬件模块，可连接到高性能AXI接口端口。 其次，有一个Linux UIO驱动程序，可将低级AXIS控制硬件公开给Linux用户空间。 第三是一个用户空间库，该库具有低级驱动程序界面，并为用户提供了更易于应用的界面。 最后，有一些示例应用程序来演示上述组件的用法。 硬件 HDL代码与Xilinx Vivado项目目录分开保存在hdl目录中，从而使在项目之间共享代码以及根据需要升级Xilinx工具版本变得更加容易。 要合成比特流文件，必须安装并获取Vivado工具，然后只需从此回购根目录运行“ syn-proj”脚本。 ./syn-proj 如果syn目录中有多个Xilinx项目，则将项目名称作为参数传递到syn-proj脚本中进行选择。

UDMA 背景 我们习惯于通过UIO驱动程序来控制自定义的AXI4-Full / Lite IP，而不是AXI4-Stream IP。 由于AXI4-Stream IP具有不同的体系结构（customStreamIP.jpg），因此不会创建UIO设备节点。 而是出现DMA控制器，而UIO驱动程序无法适应这种情况。 结果，我们决定对UIO驱动程序进行一些修改，并在devicetree文件中进行一些棘手的设置。 修改后，我们可以通过UIO驱动程序控制我们的自定义AXI4-Stream IP。 用法 在设备树中指定要为哪些dmaengine兼容的DMA通道创建用户空间可访问的设备文件： udma0 { compatible = "generic-uio"; dmas = <&loopback_dma 0 &loopback_dma 1>; dma-names = "lo

经过验证的，IIC程序是通过AXI_IIC IP来访问EEPROM，自己开发的AXI_SPI_SD IP是通过SPI总线读写SD卡

axi-bridge-pcie-gen3

AXI_SLAVE设计，来自于Xilinx官方的，程序非常规范。