02米联客2020版ZYNQ MPSOC FPGA数据缓存方案(PL-AXI-FDMA)

仅仅讨论一下AXI_Stream_Data_FIFO这个IP核的用法，从这个IP核入手，实际掌握tvalid、tready的用法，对日后整体了解并掌握AXI，应该会有帮助。

Xilinx的AXI总线协议，给英文不好的同学准备的，介绍的很详细。 AXI 总线协议资料整理 第一部分： 1、 AXI 简介： AXI（ Advanced eXtensible Interface）是一种总线协议，该协议是 ARM 公司提出的 AMBA（ Advanced Microcontroller Bus Architecture） 3.0 协议中 最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控 制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首 地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易 就行时序收敛。 AXI 是 AMBA 中一个新的高性能协议。 AXI 技术丰富了现有 的 AMBA 标准内容，满足超高性能和复杂的片上系统（ SoC）设计的需求。 2、 AXI 特点： 单向通道体系结构。信息流只以单方向传输，简化时钟域间的 桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。 支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力， 可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。 独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优 化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。 第二部分： 本部分对 AXI1.0 协议的各章进行整理。

axi-timer IP Product Guide

适用于 Zynq 的 HLS AXI 主控和 Yocto 内核驱动程序 微型板上的完整流程示例，包括中断处理 这是一个应用程序模板，可帮助希望通过自定义 AXI Master 将数据从 Axi Stream 源传输到 Zynq DDR 的用户。 包括中断生成、Linux 内核设备驱动程序和相应的 Yocto 配方。 此版本是为编写的，使用 。 此信息同样适用于使用 AXI4 互连的其他赛灵思板卡和架构。 提供的示例设计是为编写的。 包含在本文档中： Vivado 高级综合项目 此 ANSI C 代码将从 Axi Stream Slave 连接获取数据，并将写入 Axi Master 连接，在 sw 指定地址处，并在预定义的数据传输次数后生成中断 编译后，它将生成一个适合在 Vivado IP Integrator 中使用的 IP 基于 Vivado IP 集成器的项目该项目实例化

AMBA 总线的2.0， 3.0， 4.0 版本， apb 总线， ahb 总线， axi 总线的集合

plbv46_axi_bridge（AXI总线、PLB总线详解）

小白必看AXI协议翻译，简单易懂，

此程序帮助大家检查AXI协议，和提取AXI 读和写。 其中读取VCD，是从网上下的，改了一点点，注意PYTHON 的版本不能太老

amba5最新AXI资料。资料内容包括AXI3.0协议讲解，AXI4.0协议讲解和AXI5.0协议讲解。