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Verilog-HDL-数字系统设计[夏宇闻]ppt课件

Verilog-HDL-数字系统设计[夏宇闻]ppt课件，主要内容有共17章：Verilog的基本知识、Verilog的语法结构、Verilog HDL模型的不同抽象级别、复杂数字系统的构成、同步状态机的原理、结构和设计、可综合的状态机的指导原则、阻塞和非阻塞赋值、数字电路设计实践等。

2022-08-30 19:27:49 15.24MB 数字系统设计 夏宇闻

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Verilog教程.rar

内容较多有夏宇闻出的教材的PDF和word版本、北大微电子系和电子科大的verilog教案和PPT、一些verilog的例程等等,大家感兴趣的可以下载下来学习一下！

2022-08-30 18:24:34 9.17MB verilog verilog HDL

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模糊控制器verilog程序代码_模糊控制器verilog程序代码_verilog_

模糊控制器verilog程序，模糊控制器最简单的实现方法是将一系列模糊控制规则离线转化为一个查询表（又称为控制表）。这种模糊控制其结构简单，使用方便，是最基本的一种形式。

2022-08-30 16:52:22 8KB 模糊控制器verilog程序代码 verilog

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基于Verilog的伪随机序列的发生及曼彻斯特编码

本工程为2011年电子设计大赛E题信号发生程序的一部分，实现了伪随机序列的发生及曼彻斯特编码，仿真环境为ISE10.1与ModelSim联合仿真，附有仿真结果图。

2022-08-30 16:20:12 450KB Verilog 伪随机序列 曼彻斯特编码

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cordic verilog 程序

cordic verilog 求sin cos的源程序

2022-08-29 22:07:06 2KB cordic verilog

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低频数字式相位测量仪

包括相位测量仪和数字式移相信号发生器两部分。采用DDS技术生成两路正弦波信号，由FPGA实现对20Hz～20KHz频率范围的信号的频率、相位等参数的精确测量；数字移相信号发生器由单片机和FPGA的通讯完成，由单片机控制信号输出的频率和相位，实现了移相，可提供频率、相位、幅度可调的两路输出信号。该资源为FPGA部分的代码。

2022-08-28 22:36:42 4.13MB Verilog HDL 相位测量

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FPGA 并行计算CRC32程序，一个时钟出结果

FPGA 并行计算CRC32程序，一个时钟出结果、平台是vivado

2022-08-28 13:13:12 7KB verilog vivado CRC32 FPGA

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使用UltraEdit进行Verilog语言编辑配置文件，

使用UltraEdit进行Verilog语言编辑配置文件，包括已经配置好的文件和方法，一键式操作

2022-08-25 18:01:24 263KB UltraEdit Verilog语言编辑 简单操作

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对同一变量进行多次赋值-Verilog数字系统设计-阻塞和非阻塞赋值

对同一变量进行多次赋值在一个以上always块中对同一个变量进行多次赋值可能会导致竞争冒险，即使使用非阻塞赋值也可能产生竞争冒险。在下例中，两个always块都对输出q进行赋值。由于两个always块执行的顺序是随机的，所以仿真时会产生竞争冒险。深圳大学信息工程学院

2022-08-25 17:53:27 447KB verilog语言

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(35条消息) 常见面试问题之Verilog、SV（一）_SD.ZHAI的博客-CSDN博客_verilog面试题.html

2022-08-24 21:23:09 349KB

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