中文版Verilog HDL简明教程.chm

HDL简明教程.chm 中文版Verilog

Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。

文件下载

评论信息

qq1031768836 :

打开看不了，感觉是网页形式的
2016-01-19
gtr1985 :

讲的挺详细，很好
2013-07-18
lovinapple123 :

讲得挺详细的，而且阅读起来很方便
2013-06-24
黑洞搜魂 :

为啥我下载以后，打开显示不出内容捏。。。
2013-03-29
Luke12 :

可作为参考，工作上还是主要熟悉quartus或ISE软件
2012-07-05
yunankuangke :

是一本不错的FPGA教材，内容详实，知识点讲的也很清晰，很值得一读,谢谢
2012-06-18

其他资源

免责申明

【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论【只为小站】经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见版权及免责申明