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2021-08-25 16:06:40 1.22MB FPGA Verilog VHDL

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verilog.rar_VHDL/FPGA/Verilog_VHDL_源码

用Verilog语言描述比较器

2021-08-12 17:08:35 3KB VHDL/FPGA/Verilog VHDL

IIRtest.rar_VHDL/FPGA/Verilog_VHDL_源码

quartusII9.0开发环境下巴特沃斯IIR滤波器的实现完整的工程文件，同时里面有文档详细说明如何用modelsim对altera芯片进行仿真

2021-08-12 17:08:32 42.72MB VHDL/FPGA/Verilog VHDL

VHDLqiangdaqi.rar_VHDL/FPGA/Verilog_VHDL_源码

VHDL四路抢答器该任务分成七个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、抢答器记分模块、分频模块、译码模块、数选模块、报警模块，最后是撰写顶层文件。

2021-08-12 13:04:36 7KB VHDL/FPGA/Verilog VHDL

shift_register8.rar_VHDL/FPGA/Verilog_VHDL_源码

XilinxFPGA Verilog 8位的移位寄存器

2021-08-11 18:04:34 224KB VHDL/FPGA/Verilog VHDL

infrared_receive.rar_VHDL/FPGA/Verilog_VHDL_源码

红外接收处理，根据外部波形记录波形的高低电平时间，从而得到波形数据。

2021-08-11 18:04:18 638B VHDL/FPGA/Verilog VHDL

方案二.zip_VHDL/FPGA/Verilog_VHDL_源码

本系统是基于CPLD和单片机的一种用于信号频率周期、时间间隔和占空比测量的数字频率计，系统由AGC（自动增益控制）电路、宽带放大电路、高速比较电路实现有效值10mV/频率100MHz和处理显示部分组成，其中AGC电路实现幅度自动增益控制使放大后的信号幅度在一定的范围内保持一致，比较电路将前级电路输出的信号转换成CPLD

2021-08-10 10:36:42 77KB VHDL/FPGA/Verilog VHDL

基于IIC通信的EEPROM读/写Verilog/VHDL程序

基于IIC通信的EEPROM读/写实验程序：当按键1按下时，通过IIC总线执行AT24C02的数据写入操作；当按键2按下时，通过IIC总线执行AT24C02的数据读出操作；读写数据的地址一致，当执行读数据操作后，该数据将显示在数码管上。文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。

2021-07-09 13:19:11 201KB Verilog VHDL FPGA CPLD

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fpga实现vga与串口通信

这个文件里面包含有vga640x480的驱动程序，以及RS232中Rx模块，实现将RS232传出的图像，在vga中显示出来。

2021-07-01 09:01:57 3.66MB verilog vhdl rs232 vga

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电子时钟实验报告

华中科大的电子时钟实验报告，写的很详细，对于VHDL之类的IC课程设计很有用处

2021-06-29 18:47:17 1.31MB 电子时钟 Verilog VHDL 华中科大

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