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异步FIFO模块的RTL代码文件、Testbench 代码文件、tcl和makefile脚本文件

博文【异步FIFO的设计和功能验证】的源码，包含异步FIFO模块的RTL代码文件、Testbench 代码文件、tcl和makefile脚本文件

2022-06-13 18:46:57 9KB 异步FIFO 源码 RTL

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串口通信实现（verilog带testbench文件）

uart_tx模块由单脉冲信号send_go使能，将data[7:0]读入uart_tx模块，发送完成后，输出单脉冲tx_done。总之完成了一个串口发送模块。可以参考我的文章https://blog.csdn.net/lgk1996/article/details/124523461?spm=1001.2014.3001.5502 环境：vivado + verilog

2022-06-06 20:52:14 786KB fpga开发

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Modelsim工程建立与testbench写法

1、测试文件的功能是产生设计文件所需要的激励和接收设计文件传输过来的反馈，即产生设计文件的输入，反馈通过实例化接收。 2、测试文件的变量只需要定义，而不需要写成端口，因为不需要绑定管脚。 3、测试文件的内容包括变量定义、变量初始化、变量赋值、实例化。 3、变量定义都写在模块的开头，初始化只在上电后执行一次，初始化、变量赋值和实例化是并行执行的。

2022-05-20 16:36:33 1.44MB Modelsim testbench

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编写测试平台—HDL模型的功能验证

编写测试平台—HDL模型的功能验证很详细的一本书

2022-05-12 09:46:59 31.92MB testbench

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Testbench超全教程

Test Bench 经典教程.pdf test bench.ppt Writing Testbenches using SystemVerilog.pdf Xilinx—Writing Efficient Testbenches.pdf 一些好的关于testbench资料// A Verilog HDL Test Bench Primer.pdf An Overview on Writing a VHDL Testbench.pdf testbench_book.pdf testbench_vantage.pdf TestBench的

2022-05-10 17:29:28 17.8MB Testbench testbench 全加器 testb

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纯verilog实现CNN卷积网络,包括卷积层，池化层，全连接FC层,vivado2019.2开发，含testbench

2022-05-03 12:07:10 32.97MB cnn 人工智能 神经网络 深度学习

sm2_cpa_testbench

sm2_cpa测试TB，采用SM2国密算法推荐参数经行签名、验签仿真验证。

2022-04-28 20:05:36 7KB 算法

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VHDL Testbench

教你学会VHDL的Testbench文件写法，非常简单实用

2022-04-08 21:59:40 13.79MB VHDL 仿真文件写法

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verilog 数字系统设计 -RTL综合测试平台与验证书中源代码

verilog 数字系统设计 -RTL综合测试平台与验证（第二版）书中源代码从学校图书馆借的原书cd直接拷贝的电子工业出版社

2022-03-11 22:31:01 375KB verilog rtl synthesis testbench

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高精度锁相环verilog代码实现-包含testbench

该代码实现的锁相环电路，其精度根据testbench中设置的reference_signal的频率，可以达到皮秒级。代码层次为2级，主module调用了鉴相器模块和振荡器模块。目前testbench中设置的锁定频率为333MHz，锁定后相位差3ps。可以修改testbench以达到所需要的频率。

2022-03-09 16:39:07 3KB 锁相环 鉴相器 压控振荡器 振荡器

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