搜索【IP核】的结果

基于altera FPGA 的 UART IP核

使用verilog HDL语言编写的串口IP核，经过波形仿真验证

2019-12-21 20:09:07 1.48MB altera UART IP

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基于altera FPGA 的 SPI IP核

使用verilog HDL语言编写的SPI 收发数据的IP核，功能完整，通过测试仿真

2019-12-21 20:09:07 2.5MB SPI IP FPGA

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自己编写的xilix ddr3 IP核用户接口verilog程序

官方给的ddr3测试程序长达万行，有木有很痛苦的感觉？来来来，这个测试接口只有300行左右，实现了顺序写入及顺序读出，可以让你在半个小时之内了解具体的实现方法，本程序在ml605及ise14.4的ddr 3.92上验证过，可以正常读写，但仍然有bug,只是提供一个思路哈，我也在努力继续改进。

2019-12-21 20:07:47 7KB xilinx ise ddr3 verilog

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已知最全 Quartus IP核license

Altera 的Quartus软件各类IP核的license,适用于FPGA等硬件开发，Quartus16.0亲测可用，已知最全的IP核license。先看我的博客再决定是否下载，会有惊喜的。

2019-12-21 20:01:59 30KB IP核 license Quartus

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altera公司IP核使用手册.PDF

altera公司IP核使用手册,对于学习EDA技术的学生或工程师有用

2019-12-21 19:57:58 1MB altera IP核使用

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以太网IP核说明书

以太网IP核的使用原理、配置、功能模块介绍，包括IO端口、接口信号说明、工作时序都有详细介绍。

2019-12-21 19:50:55 620KB 以太网IP核

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Vivado2018.2自定义IP核源码及教程

使用Vivado2018.2自定义IP，附上源码及教程，有详细的配置过程。。

2019-12-21 19:49:03 73KB vivado IP

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FPGA数字信号处理（四）Quartus FIR IP核实现

调用Quartus的FIR Compiler IP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2019-12-21 19:45:28 2.36MB FPGA FIR Quartus IP

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FPGA数字信号处理（五）Vivado FIR IP核实现

调用Vivado的FIR Compiler IP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2019-12-21 19:45:28 7.14MB FPGA Vivado FIR Verilog

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如何生成和使用NGC文件

FPGA里的模块，不想以源码方式提供时，可以生成NGC文件，类似IP核的方式，别人只能用，不能修改，也看不到源代码

2019-12-21 19:42:51 349KB FPGA IP核 NGC

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