16位单周期处理器的verilog实现。包括存储模块和仿真模块,结构很清晰,大学计算机组成原理课程必备。
2019-12-21 21:09:57 9KB 单周期cpu
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sobel的verilog实现,已经在Xilinx和Altera FPGA上验证过,可用。。。 程序优化过,可以跑比较高的频率。 程序里有注释。
2019-12-21 21:08:04 9KB sobel verilog
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i2c的verilog语言实现,可用,现在贡献给大家
2019-12-21 21:04:07 9KB i2c verilog
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verilog实现的微程序型的简单CPU源代码 ,严格按照计算机组织与结构中CPU结构的设计,已测试可以运行。
2019-12-21 21:03:12 11KB verilog cpu
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FPGA与测温芯片DS18B20的通信实现,用verilog语言编写。有实际验证过的工程,有实验报告,有DS18B20的资料,适合快速了解。
2019-12-21 20:59:59 1.15MB FPGA DS18B20 verilog实现
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quartus环境下工程,自己写的sipo和piso两个模块,用verilog分别实现串并转换和并串转换,通俗易懂
2019-12-21 20:59:45 332KB 串并转换 并串转换 Verilog
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verilog 0-9计数器数码管显示,在实验箱上进行过测试的!!
2019-12-21 20:54:12 951B verilo
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verilog代码实现pwm输出,并用三个按键来进行pwm的频率、占空比在数码管上的显示,第一个按键控制数码管显示频率还是占空比,第二个按键是增加频率或占空比,第三个按键则是减少频率或占空比,频率范围500-20kHz(数码管不显示单位默认为Hz),占空比范围(0.1-0.9)
2019-12-21 20:54:08 4KB pwm 数码管显示 按键
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此为8*8位的DCT的verilog实现,代码采用模块引用描述,较为易懂。
2019-12-21 20:54:00 34KB DCT verilog
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verilog 实现八位数码管显示,该模块输入BCD码,就可以显示
2019-12-21 20:52:14 3KB verilog
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