在数字通信系统的数据传输中 ， 多数通信数据为串行方式， 而大多数处理器要求数据以并行方式存储和处理，所以经常需要将串行传输的数据变换成并行传输， 或者将并行传输的数据变换成串行传输， 这时就需要串并/并串转换器。 在此介绍了串并/并串转换器基本原理， 并通过 Quartus Ⅱ 仿真平台进行仿真验证， 最后下载到 FPGA 芯片 EP1K30QC208⁃2实现了串并/并串转换器的设计， 仿真及实验结果表明采用此设计方案是可行的

AT89C51是一种带4K字节FLASH存储器（FPEROM—Flash Programmable and Erasable Read Only Memory）的低电压、高性能CMOS 8位微处理器，俗称单片机。本文是为AT89C51串并转换驱动数码管做实验指导

打包压缩的 包括： FPGA 设计的四种常用思想与技巧.pdf 一些提高fpga运行速度的方法.doc 用VERILOG HDL语言实现并串、串并接口的转换.PDF

串并转换Verilog HDL FPGA，为了你能认真读代码，测试程序请自己编写，改代码经过调试正确

关于vhdl的双边沿采样的代码，里面有测试的文档

采用bigram语言模型实现的拼音串智能转换汉字串

本文讨论的四种常用 FPGA/CPLD设计思想与技巧： 乒乓操作、 串并转换、 流水线操作、 数据接口同步化， 都是 FPGA/CPLD 逻辑设计的内在规律的体现， 合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。FPGA/CPLD的设计思想与技巧是一个非常大的话题， 由于篇幅所限， 本文仅介绍一些常用的设计思想与技巧， 包括乒乓球操作、 串并转换、 流水线操作和数据接口的同步方法。 希望本文能引起工程师们的注意， 如果能有意识地利用这些原则指导日后的设计工作， 将取得事半功倍的效果！

FPGA为主控，对AD9273初始化配置，包括开启测试输出模式进行Bitslip，开启正常工作模式。

附带原理图 可通过调试 仿真 结果无错，是有关VHDL实现单片机输出的串并转换

本程序能将数码率为115.2K的串行输入序列转换为8个并行输出，在输出有效的时候可供后续电路使用该并行信号。