搜索【c-to-verilog】的结果

二元扩域ECC点乘算法verilog实现

二元扩域ECC点乘算法的verilog实现，已验证通过，可直接使用。

2022-12-29 19:09:18 5KB ECC 点乘 verilog 二元扩域

1

VERILOG 74hc3738D 锁存器模型

如何用VERILOG 来实现74HC373 8D 锁存器

2022-12-28 19:56:31 359KB VERILOG 74hc373模型

1

基于Verilog的RISC MCU中断系统的设计与验证

详细论述了4位RISC MCU中断系统的Verilog设计实现过程。该MCU采用PIC两级流水线结构，含4个中断源，2级优先级。最后通过整体的RISC MCU IP核对其中断系统进行完整的程序测试，完成功能与时序的仿真与验证。

2022-12-28 19:13:58 239KB 微处理器|微控制器

1

RTL代码检测时钟频率

用于检测时钟频率，用一个基准50MHz时钟检测其他时钟，结果频率用10进制表示

2022-12-28 09:38:55 2KB verilog RTL

1

SPI-NOR-Flash-controller.rar_SPI-NOR-Flash_SPI_FLASH _flash_cont

难得的SPI NOR Flash控制器Verilog源代码

2022-12-27 16:48:55 109KB spi-nor-flash spi_flash_ flash_controller verilog_nor_flash

Verilog实现分频器设计（奇偶分频、半整数分频）

用Verilog实现分频器设计，主要包括偶分频（占空比50%），奇分频（占空比50%），以及半整数分频（比如2.5分频、3.5分频等，占空比不可能为50%，只能接近50%）。半整数分频采用简单有效的算法，可以实现2.5倍分频以上的所有半整数分频。提供了设计源代码、测试仿真代码。

2022-12-26 20:54:54 2KB verilog 分频器 数字电路 奇偶分频

1

verilog_咖啡机顶层模块

verilog_咖啡机顶层模块代码，需与其他模块配合使用

2022-12-22 15:36:36 749B verilog

1

基于FPGA的低延迟实时脉冲压缩处理方法.docx

FPGA中的FFT核可以用来实现频域算法中所需的FFT和IFFT，其点数是相对固定的，经过FFT(IFFT)处理的延时也是相对固定的，受制于FFT(IFFT)的运算点数，常规算法需要舍弃一段雷达探测距离，同时大点数的FFT(IFFT)运算有很大的处理延时；一般雷达回波信号的长度远远大于发射的脉冲信号长度，基于等效快速卷积的频域算法的优势难以表现，对距离接收窗内的回波进行分段，再通过重叠相加法实现完整回波的脉冲压缩可以通过小点数的脉冲压缩来实现全点数的脉冲压缩；

2022-12-22 00:02:07 294KB 脉冲压缩、低延迟、verilog

1

4位全加器和4位计数器的testbench仿真程序+实例程序包自取

2022-12-21 22:52:24 3KB verilog

1

基于verilog hdl通信系统设计

verilog hdl 与通信系统基础知识相结合 verilog hdl 与通信系统基础知识相结合 verilog hdl 与通信系统基础知识相结合 verilog hdl 与通信系统基础知识相结合

2022-12-21 20:30:17 1.74MB 通信，verilo hdl https://down verilog

1

个人信息

热门下载

最新下载

其他资源