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Verilog实现分频器设计(奇偶分频、半整数分频)
Verilog实现分频器设计(奇偶分频、半整数分频)
上传者:
xunleifeiyu
|
上传时间: 2022-12-26 20:54:54
|
文件大小: 2KB
|
文件类型: ZIP
verilog
分频器
数字电路
奇偶分频
用Verilog实现分频器设计,主要包括偶分频(占空比50%),奇分频(占空比50%),以及半整数分频(比如2.5分频、3.5分频等,占空比不可能为50%,只能接近50%)。 半整数分频采用简单有效的算法,可以实现2.5倍分频以上的所有半整数分频。 提供了设计源代码、测试仿真代码。
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