RISCV

基于FPGA的I2C总线模拟，采用Verilog HDL语言编写 (FPGA-based I2C bus simulation, using Verilog HDL.)

Verilog I2C 接口 有关更多信息和更新： : GitHub 存储库： : 介绍 I2C 接口组件。 包括带有智能总线协同仿真端点的完整 MyHDL 测试平台。 文档 i2c_init 模块 通过 I2C 进行外设初始化的模板模块。 当一个或多个外围设备（即 PLL 芯片、抖动衰减器、时钟复用器等）需要在上电时初始化而不使用通用处理器时使用。 i2c_master 模块 I2C 主模块带有 AXI 流接口来控制逻辑。 i2c_master_axil 模块 具有 32 位 AXI lite 从接口的 I2C 主模块。 i2c_master_wbs_8 模块 具有8位Wishbone从接口的I2C主模块。 i2c_master_wbs_16 模块 带有 16 位 Wishbone 从接口的 I2C 主模块。 i2c_slave 模块 带有 AXI 流接口以控制逻辑的 I2C

单周期CPU设计Verilog——实现R型，I型，B型共13条指令，内附代码，详细报告，答辩ppt——报告内有详细解析及每个模块验证方案及关键代码

Matlab代码verilog -------------如何使用此项目----------------- 1.文件结构 RC4 │ .DS_Store │ autorun_test.sh │ git_update.sh │ RC4.qpf │ RC4.qsf │ RC4.qsf.bak │ RC4.qws │ readme.md │ ├───src │ ├───arc1_4_bits_per_clock │ │ ram.v │ │ ram_tb.v │ │ rc4.v │ │ rc4_inst.v │ │ rc4_tb.v │ │ │ ├───arc2_n_bytes_per_clk │ │ ram_new_design.v │ │ rc4_new_design.v │ │ │ └───arc3_16_bits_per_2_clk └───test ├───c │ input.txt │ rc4.cpp │ ├───data │ input.txt │ output.txt │ ├───matlab │ rc4.asv │ rc4.m │ test_case_generater.m

Modelsim10.1c是用来编写Verilog HDL代码的IDE兼仿真平台，用于FPGA的开发

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《自己动手写CPU》使用Verilog HDL 设计实现了一款兼容MIPS32指令集架构的处理器——OpenMIPS。OpenMIPS 处理器具有两个版本，分别是教学版和实践版。教学版的主要设计思想是尽量简单，处理器的运行情况比较理想化，与教科书相似，便于使用其进行教学、学术研究和讨论，也有助于学生理解课堂上讲授的知识。实践版的设计目标是能完成特定功能，发挥实际作用。

Verilog编写的状态机设计的例子 一个经典例子 有助于理解状态机

基于Vivado2018的16QAM调制完整工程文件，采用全verilog语言，可直接testbench仿真