Matlab代码verilog-RC4:RC4

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Matlab代码verilog -------------如何使用此项目----------------- 1.文件结构 RC4 │ .DS_Store │ autorun_test.sh │ git_update.sh │ RC4.qpf │ RC4.qsf │ RC4.qsf.bak │ RC4.qws │ readme.md │ ├───src │ ├───arc1_4_bits_per_clock │ │ ram.v │ │ ram_tb.v │ │ rc4.v │ │ rc4_inst.v │ │ rc4_tb.v │ │ │ ├───arc2_n_bytes_per_clk │ │ ram_new_design.v │ │ rc4_new_design.v │ │ │ └───arc3_16_bits_per_2_clk └───test ├───c │ input.txt │ rc4.cpp │ ├───data │ input.txt │ output.txt │ ├───matlab │ rc4.asv │ rc4.m │ test_case_generater.m

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