采用哈佛结构设计的简单8位RISC-CPU，包含testbench,可直接在modelsim中出波形。是《Verilog HDL程序设计实例详解》中的8位RISC-CPU的源码，亲测可用！
2019-12-21 22:16:35
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清华大学电子系微机原理课程设计题目。4人合作完成。
包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。
Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。
采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。
2019-12-21 22:06:27
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《自己动手写CPU》/使用Verilog语言设计CPU/pdf+光盘
语言的介绍 环境的搭建 设计步骤与过程
2019-12-21 21:38:14
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使用的vivado2017.04版本创建的工程，完成蜂鸟E203 处理器内核的移植，搭建SOC片上系统。运行在A7的FPGA板卡上。
2019-12-21 21:35:07
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一个简单的用verilog语言描述的RISC_CPU的例子，这个例子结构简单，对于初学者很有用
2019-12-21 21:32:21
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Computer Organization and Design RISC-V Edition 一书所有的PPT/Slides 演示文档全章节打包下载。如没找到对应的书，可以在看过之前的版本上，对照这些PPT更新下。
2019-12-21 21:26:40
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安装risc-V的rocket的环境，零基础，记录最开始到能够出成功转换为verilog版本的代码的详细步骤。
2019-12-21 21:12:24
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Kendryte K210为开源RISC-V内核，同时增强部分AI指令的新一代嵌入式CPU, 此文为2018年12月更新的芯片开发编译环境说明，使用Cmake与官方的SDK
2019-12-21 21:07:29
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夏宇闻老师的Verilog书，CPU一章的RISC_CPU。平台：modelsim 6.4。实测可使用，无Error。
2019-12-21 20:42:27
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