可综合的verilog编写的RISC_CPU设计

上传者: vianpeng | 上传时间: 2019-12-21 21:32:21 | 文件大小: 678KB | 文件类型: pdf
一个简单的用verilog语言描述的RISC_CPU的例子,这个例子结构简单,对于初学者很有用

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评论信息

  • u014706926 :
    讲的很清楚,有代码,有讲解,很好的资料。
    2014-04-29
  • 尘恩cj :
    讲的很清楚,有代码,有讲解,很好的资料。
    2014-04-29
  • lhlhit163 :
    不错,信息挺全面
    2013-01-09
  • lhlhit163 :
    不错,信息挺全面
    2013-01-09
  • zhh_ak47 :
    夏宇闻《verilog数字设计教程》中的内容
    2012-12-22
  • zhh_ak47 :
    夏宇闻《verilog数字设计教程》中的内容
    2012-12-22
  • sanger0201 :
    没记错的话这是夏老师FPGA一章节里的内容,不过有电子版的话适合把代码黏过来,很不错
    2012-12-06
  • 秋山老雷 :
    没记错的话这是夏老师FPGA一章节里的内容,不过有电子版的话适合把代码黏过来,很不错
    2012-12-06

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