适用于RISC-V，Windows，64位的Embedded Studio 。官网的下载速度太慢了不稳定。下载慢的可以试试这个。
2020-12-23 11:00:30
176.33MB
1
RISC-V体系结构手册，是EETOP网友：要你命3000（论坛username）,花费了大量时间，翻译的最新的RISC-V体系结构手册，提供给大家学习使用！
2020-03-13 03:23:23
1.59MB
1
清华大学电子系微机原理课程设计题目。4人合作完成。
包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。
Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。
采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。
2020-01-08 03:00:52
3.42MB
1
本文为作者本科获得优秀评分的毕业设计，内含工作机制、波形分析，以及设计系统各部件的截图。是初学FPGA及VHDL设计的经典案例。
2020-01-03 11:42:11
161KB
1
RISC_V 多周期CPU设计，里面包含基于最新提出的RISC_V指令集设计的多周期CPU，使用Verilog语言，代码注释详细，提供官方给出的测试样例，RV32I 基本整数指令四十多条指令都有实现，波形仿真通过。
2019-12-25 11:52:33
60KB
1
《开放指令集与开源芯片发展报告》（已创建书签）中国开放指令生态（RISC-V）联盟 2019 年 1 月发布，主要内容包括：1 前言；2 开放指令集与开源芯片的兴起；3 RISC-V 开放指令集生态现状；4 MIPS 开放生态现状；5 开源芯片发展现状；6 业界动态；7 各国战略计划与项目部署；8 挑战、机遇与未来发展方向；9 总结。
2019-12-21 22:24:02
1.59MB
1
采用哈佛结构设计的简单8位RISC-CPU，包含testbench,可直接在modelsim中出波形。是《Verilog HDL程序设计实例详解》中的8位RISC-CPU的源码，亲测可用！
2019-12-21 22:16:35
435KB
1
清华大学电子系微机原理课程设计题目。4人合作完成。
包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。
Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。
采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。
2019-12-21 22:06:27
3.43MB
1