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基于verilog
HDL
的FPGA工程,对m序列进行2psk调制解调,使用了相干解调,包括了testbench文件和测试报告。
基于verilog
HDL
的FPGA工程,对m序列进行2psk调制解调,使用乘法器进行相干解调,包括了testbench文件,仿真视图,和测试报告。代码没有严格编写,仅供参考,仅支持quartus17.0版本,其他版本请重建IP核。
2021-11-16 20:55:20
49.45MB
2psk
verilog
quartus17.0
1
4位2进制全加器代码
用Verilog
HDL
语言实现的4位全加器的代码 只是作为一个练习,有什么指教可以发邮件给我
2021-11-14 19:42:38
801B
verilog
HDL
全加器
1
四位超前进位加法器Verilog
HDL
四位超前进位加法器包括代码,输出值,输出波形,心得体会等。
2021-11-14 12:30:41
81KB
四位超前进位加法器Verilog
HDL
1
4位定点除法器EDA verilog
HDL
源代码
4位定点除法器,32位的写法也一样,希望verilog
HDL
高手指点,初学者参考吧
2021-11-13 15:18:49
203KB
除法器eda
verilog
HDL
1
FPGA开发全攻略 学习FPGA的优秀书籍
FPGA详细的开发资料,主要介绍了Xilinx芯片的特性。 介绍了相关开发工具的使用,是学习FPGA的好材料。
2021-11-11 14:05:46
4.84MB
FPGA
Xilinx
HDL
编程
1
Verilog
HDL
高级数字设计 源码
Verilog
HDL
高级数字设计 源码
2021-11-10 20:23:52
626KB
Verilog
HDL
1
用 case 语句写出比较电路: 推出一个 2 位较大数判断电路的真值表
请思考如何用 case 语句写出比较电路: 推出一个 2 位较大数判断电路的真值表 用 case 语句编写判断电路 1、给出程序 2、给出仿真程序 3、给出 RTL 图 4、给出仿真结果
2021-11-10 18:45:25
207KB
FPGA
Verilog
HDL
1
Cadence_Concept_
HDL
&Allegro原理图与PCB设计
Cadence_Concept_
HDL
&Allegro原理图与PCB设计完整版
2021-11-09 00:11:01
7.42MB
Concept_HDL
1
EDAVerilog
HDL
简易数字钟设计报告.pdf
基于EDAVerilog
HDL
的简易数字钟设计报告,用quartus ii 实现数字电子钟,可以实现 时、分、秒走时,并且可以调整时间,闹钟,整点报时等功能。
2021-11-08 19:30:24
2.98MB
verilog
hdl
语言编写
1
Hdl
Chip Design
A practival guide for designning, synthesizing and simulating ASICs and FPGAs using V
HDL
or Verilog. PDF 文档
2021-11-08 16:05:10
38.75MB
A
practival
guide
for
1
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