使用 HDL Coder 生成 VHDL 或 Verilog 以针对 FPGA 或 ASIC 硬件的入门指南。 该文件为以下方面提供了实用指导: * 为 HDL 代码生成设置 MATLAB 算法或 Simulink 模型* 如何创建支持 HDL 的 Simulink 模型、Stateflow 图和 MATLAB Function 模块*有关HDL代码生成的提示和高级技术* 特定 FPGA/SoC 目标的代码生成设置,包括 AXI 接口* 转换为定点或使用原生浮点* 针对各种目标和指标进行优化* 验证您生成的代码 它还包括用于说明选定概念的示例。
2021-11-24 19:34:50 7.83MB matlab
1
采用verilog编写,包含测试代码,可以选择实现8位、16位、32位、64位的加法。
2021-11-24 13:28:13 810B 64位 并行加法器 Verilog
1
关于IIC接口设计 VERILOG的,比较简单
2021-11-23 21:56:39 2KB IIC 接口设计
1
HDL-BUS Pro Setup tool V10.18.03
2021-11-23 17:16:03 6.86MB HDL-BUS Pro Setup tool
1
LVDS的应用的Verilog HDL例子程序 LVDS的应用的Verilog HDL例子程序
2021-11-22 17:30:24 428KB LVDS Verilog HDL 程序
1
用ISE软件打开,程序中输入代码0、1、V、B分别用“00”、“01”、“11”、“10”表示,输出的代码为+1、-1、0这几个代码分别用“01”、“11”“00”表示
2021-11-21 11:26:33 156KB verilog hdl
1
## 8-Way设置关联缓存 8路组关联缓存的Verilog实现 作为BSF Pilani KK Birla Goa校园的CSF342计算机体系结构的课程项目提交。 ###注意,我仅出于好奇心上载了此项目的github存储库。 由于有些学生在搜索作业时可能会偶然发现它,因此请仅将其用于参考目的,请勿复制任何作业的代码。 我将很快在Wiki上更新8路集关联缓存的详细工作,直到那时您可以参考以下链接: ###设计 地址位的计算 缓存大小:128KB地址位:32缓存块大小:64字节 因此,地址位的最后7位用于块内的字节选择。 块数=缓存大小/块大小块数= 128KB / 64B = 2048 这是8路组关联缓存。 因此,我们按以下方式计算地址中的索引位: 索引=块数/ n(其中n是关联性)索引= 2048/8 = 256现在2 ^ 8 = 256,因此我们从地址保留8位用于索引。
2021-11-20 18:59:34 8.13MB C
1
(X_HDL)vhdl与Verilog可以互相转化的软件_3.2.3,亲自测试好用
2021-11-19 20:56:26 6.91MB X_HDL3.2.3 vhdl Verilog
1
EDA技术及应用—Verilog HDL版(第三版)谭会生。
2021-11-18 08:18:02 25.83MB FPGA
1
经典Verilog HDL语言例子48例,经典中的经典。值得一看
2021-11-18 00:01:15 92KB Verilog 例子
1