数字电路 全加器实验报告（含实物接线图以及手绘接线图）

基于basys3的四位全加器的实现工程，利用板子上的开关和LED灯来实现二进制四位全加器。

实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现。先设计底层文件：半加器，再设计顶层文件全加器。 半加器的设计： 半加器表达式：进位：co=a and b 和：so=a xnor ( not b ) 半加器原理图如下： 全加器的设计: 全加器原理图如下：…………………………………………………………………………………………………………………………………………………………

通过对已有全加器电路的研究与分析，提出了仅需8个晶体管的新型全加器单元．新电路包括2个3管同或门模块和1个选择器模块．在台积电(TSMC)0.18 μm互补氧化物半导体(CMOS)工艺器件参数下经电路模拟程序(HSPICE)进行性能测试，与现有典型的全加器相比，新电路在晶体管数目、功耗和功耗延迟积有较大的优势．

全加器实现1位二进制数的加法，考虑来自低位的进位，输入是两个一位二进制数A、B和来自低位的进位次CI，输出是S和向高位的进位CO。

multisim仿真实现一位二进制全加器，multisim文件，可无bug实现所需功能。

1．加深理解组合逻辑电路的特点和一般分析方法； 2．熟悉组合逻辑电路的设计方法； 3．验证半加器、全加器的功能。

4位全加器和4位计数器的testbench仿真程序+实例程序包自取

集成电路作业，Verilog设计3-8译码器、8位全加器、四分之一分频器（时钟周期clk=50ns），内含相对应的测试代码。

使用Logisim来实现一位全加器、四位并行加法器、四位串行加法器