基于fifo的串行通信模块，两个串口，一个跟上位机通信，一个跟下位机通信，调试成功。

Verilog 编写的串口程序 ，可任意设置波特率， 直接例化使用

设计一个能进行异步全双工串行通信的模块，该模块以固定的串行数据传送格式收发数据。 基本设计要求： （1） 每帧数据供 10 位，其中 1 位启动位，8 位数据位，1 位停止位 （2） 波特率为：9600 或 115200 （3） 收/发时钟频率与波特率之比为 16 （4） 实现与 PC 机的通信，PC 机端采用串口调试助手 提高设计要求： （1） 模块发送的数据由 PC 端的串口调试助手接收，要求能发送数字和中文（一首古诗，在 FPGA 内采 用 ROM 的方式存储中文内码），并能进行切换； （2） 模块接收 PC 端串口调试助手发送的 16 进制数据，可按 10 进制方式显示到 LED 上。

关于FPGA在解析带有数据包协议的数据存储问题。FPGA先根据数据包协议接收数据并存储到RAM，在接收到完整一包数据后，将数据从RAM转移到FIFO中，后端的数据处理或者数据转发可以直接从FIFO读取。本代码模拟数据写入RAM，然后到FIFO过程。开发环境 Quartus18.1 ，开发语言 Verilog，仿真软件 Modelsim 6.6c

基于 Verilog HDL 编写的 UART 串口发送程序，包含仿真测试程序。 程序说明详见： https://blog.csdn.net/poetryTang/article/details/107611327

Verilog写的串口通讯 实现PC与FPGA的串口通信，按键数码管显示。

老化测试板子涉及FPGA的AD采集SPI通信PWM模块串口模块

fpga串口多字节、数据包发送。该资源是modelsim工程文件，下载后可直接用modelsim打开仿真。作者使用的版本是10.4

使用Verilog编写的用Altera FPGA的串口屏（HMI）控制源码，内部已包含有数据转换的部分，可直接用于将对应数据显示，还可以用于串口发送字符串等其他操作，并且包含有串口屏数据输入的读取，代码风格清晰。

基于 Verilog HDL 编写的 UART 串口综合例程，包含仿真测试程序，开发环境为 Vivado。涉及串口发送模块、串口接收模块，以及多字节协议帧收发。相关说明请参阅本人的【Verilog串口系列】博客。博客地址： https://blog.csdn.net/poetryTang