上传者: 38653878
|
上传时间: 2021-11-24 19:34:50
|
文件大小: 7.83MB
|
文件类型: -
使用 HDL Coder 生成 VHDL 或 Verilog 以针对 FPGA 或 ASIC 硬件的入门指南。 该文件为以下方面提供了实用指导:
* 为 HDL 代码生成设置 MATLAB 算法或 Simulink 模型* 如何创建支持 HDL 的 Simulink 模型、Stateflow 图和 MATLAB Function 模块*有关HDL代码生成的提示和高级技术* 特定 FPGA/SoC 目标的代码生成设置,包括 AXI 接口* 转换为定点或使用原生浮点* 针对各种目标和指标进行优化* 验证您生成的代码
它还包括用于说明选定概念的示例。