Set-Associative-Cache:Verilog HDL中的8路集关联缓存的实现-源码

## 8-Way设置关联缓存 8路组关联缓存的Verilog实现 作为BSF Pilani KK Birla Goa校园的CSF342计算机体系结构的课程项目提交。 ###注意，我仅出于好奇心上载了此项目的github存储库。 由于有些学生在搜索作业时可能会偶然发现它，因此请仅将其用于参考目的，请勿复制任何作业的代码。 我将很快在Wiki上更新8路集关联缓存的详细工作，直到那时您可以参考以下链接： ＃＃＃设计 地址位的计算 缓存大小：128KB地址位：32缓存块大小：64字节 因此，地址位的最后7位用于块内的字节选择。 块数=缓存大小/块大小块数= 128KB / 64B = 2048 这是8路组关联缓存。 因此，我们按以下方式计算地址中的索引位： 索引=块数/ n（其中n是关联性）索引= 2048/8 = 256现在2 ^ 8 = 256，因此我们从地址保留8位用于索引。