利用VerilogHDL写的SRAM读写详细代码，有详细的注释。

This project is intended to help you to understand the cache architecture and its mechanism. In this project, you will design a first-level data cache controller with Verilog HDL step by step. You may need to review the knowledge about the language to make sure you can finish the project smoothly.

详细讲解fpga硬件电路设计设计方法进阶，对应潘松verilogHDL第五版，硬件电路从中级到高级设计。详细讲解fpga硬件电路设计设计方法进阶，对应潘松verilogHDL第五版，硬件电路从中级到高级设计。详细讲解fpga硬件电路设计设计方法进阶，对应潘松verilogHDL第五版，硬件电路从中级到高级设计。

DS18B20 fpga控制逻辑用verilogHDL进行控制,DS18B20 单线数字温度传感器，即“一线器件”，其具有独特的优点： ( 1 )采用单总线的接口方式 与微处理器连接时仅需要一条口线即可实现微处理器与 DS18B20 的双向通讯。单总线具有经济性好，抗干扰能力强，适合于恶劣环境的现场温度测量，使用方便等优点，使用户可轻松地组建传感器网络，为测量系统的构建引入全新概念。 ( 2 )测量温度范围宽，测量精度高 DS18B20 的测量范围为 -55 ℃ ~+ 125 ℃ ; 在 -10~+ 85°C范围内，精度为 ± 0.5°C 。 ( 3 )在使用中不需要任何外围元件。 ( 4 )持多点组网功能 多个 DS18B20 可以并联在惟一的单线上，实现多点测温。 ( 5 )供电方式灵活 DS18B20 可以通过内部寄生电路从数据线上获取电源。因此，当数据线上的时序满足一定的要求时，可以不接外部电源，从而使系统结构更趋简单，可靠性更高。 ( 6 )测量参数可配置 DS18B20 的测量分辨率可通过程序设定 9~12 位。 ( 7 ) 负压特性电源极性接反时，温度计不会因发热而烧毁，但不能正常工作。 ( 8 )掉电保护功能 DS18B20 内部含有 EEPROM ，在系统掉电以后，它仍可保存分辨率及报警温度的设定值。 DS18B20 具有体积更小、适用电压更宽、更经济、可选更小的封装方式，更宽的电压适用范围，适合于构建自己的经济的测温系统，因此也就被设计者们所青睐。

3-8译码器，4选1多路选择器，Verilog HDL实验，华中科技大学

一个VerilogHDL语言实现的MIPS指令系统多周期CPU，内附源代码，设计图及详细设计文档，以及运行结果截图。

一个用VerilogHDL语言实现的单时钟周期CPU原代码，里面有完整的工程代码，逻辑图，报告文档等。此CPU共完成了16条常见MIPS指令。

基于Verilog HDL数字频率计的设计与实现，工程

NIOS II 是一个用户可配置癿途用 32 位 RISC 嵌入弅处理器，它是 SOPC（System On a Programmable Chip,片上可编程系统）癿 核心。处理器以软核形弅实现，具有高度癿灱活性和可配置性。 NIOS 癿开収包括硬件 开収和软件开収丟部分。硬件开収是在 Quartus II 中实现癿，而软件开収部分是在 NIOS IDE 软件中实现癿。我们首先来介终 NIOS 癿硬件开収。所谓硬件开収就是用 Quartus II 和 SOPC builder 来建立自己需要癿软核。

秒表输出的值显示范围为00.00~99.99，高位在前，低位在后，数码管显示需要经过BCD-七段数码管编译（实际程序编写的是八段的数码管——即加上）。上电后，显示0000，利用两个按钮S1、S2控制计时。程序是经过老师的试验箱测试过的，能够完成秒表的基本功能