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IEEE Verilog HDL Standard

IEEE发布的verilog HDL标准，verilog HDL的权威参考

2021-12-14 21:26:07 3.22MB IEEE verilog HDL

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基于FPGA和Verilog_HDL的交通灯设计.pdf

这是芯随心动教程中基于FPGA和Verilog_HDL的交通灯设计文档，内含完整设计流程及相关代码，供有需要的小伙伴学习。

2021-12-14 11:16:55 63KB FPGA

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假设停车场只有一个入口和一个出口，利用两对光电传感器检测车辆的进出情况

假设停车场只有一个入口和一个出口，利用两对光电传感器检测车辆的进出情况，如图所示。当有车辆处在接收器与发射器中间时，红外光线被遮挡，相应的输出置为有效即置 1。通过检查光电传感器可以确定是否有车辆进出活动或者只是行人穿过。例如，车辆进入会发生如下事件： 1.最开始两个传感器都未被遮挡（ab 值为”00”） 2.传感器 a 被遮挡（ab 值为”10”） 3.两个传感器都被遮挡（ab 值为”11”） 4.传感器 a 未被遮挡（ab 值为”01”） 5.两个传感器都未被遮挡（ab 值为”00”）因此，可以按一下步骤设计一个停车场计时器： 1.设计一个带有输 2 输入(a、b)、2 输出(enter、exit)的有限状态机。当车辆进入、开出停车场时，分别将 enter、exit 置一个周期的有效电平。 2.根据有限状态机写出 HDL 代码。 3.设计一个带有两个控制信号(inc、dec)的计数器，当信号有效时加 1 或减 1。写出 HDL 代码结合计数器、有限状态机和 LED 复用显示电路，用两个带去抖电路的按键代替光电传感器的输入

2021-12-13 17:15:36 192KB FPGA Verilog HDL

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Verilog HDL数字设计与综合夏宇闻译（第二版）.rar

Verilog HDL数字设计与综合夏宇闻译（第二版）.rar Verilog HDL数字设计与综合夏宇闻译（第二版）.rar

2021-12-12 16:24:32 91KB Verilog HDL数字设计与综合

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出租车计费

基于verilog hdl 语言的出租车计费，在veek-dec实验箱上实现计费，直流电机模拟车速

2021-12-12 15:07:07 6KB verilog hdl 出租车计费

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环形计数器、扭环计数器（内含文档及verilog HDL代码）

移位型计数器包括环形计数器以及扭环计数器，原理差不多，几乎相同，但又各自有各自的精彩之处。本资源包括二者的Verilog HDL设计代码以及文档分析。

2021-12-12 14:35:08 225KB 计数器

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异步复位十位计数器verilog HDL语言程序以及仿真下载

2021-12-11 16:14:52 165KB 异步复位 十位计数器 verilog HDL

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24小时制数字时钟设计.rar

压缩包内包含三个文件，皆是经过quartus软件仿真验证无误的。其中clock_60为可启动/暂停、复位、进位的60进制计数器，clock_24为为可启动/暂停、复位、进位的24进制计数器，clock_day将前两个源码封装后的模块进行连接，即可得到24小时制的时、分、秒时钟，该时钟具有进位、复位、启动/暂停的功能。

2021-12-08 23:41:40 704KB Verilog HDL EDA

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verilog hdl教程135例

该文件包含Verilog HDL程序设计教程程序。

2021-12-08 15:52:05 111KB verilog hdl

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Cache Controller

Help you understand the cache architecture and its mechanism. Design a first-level data cache controller with Verilog HDL step by step.

2021-12-08 15:37:51 1.57MB Cache Controler; Verilog HDL

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