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24小时制数字时钟设计.rar
24小时制数字时钟设计.rar
上传者:
x_s_yu
|
上传时间: 2021-12-08 23:41:40
|
文件大小: 704KB
|
文件类型: -
Verilog
HDL
EDA
压缩包内包含三个文件,皆是经过quartus软件仿真验证无误的。其中clock_60为可启动/暂停、复位、进位的60进制计数器,clock_24为为可启动/暂停、复位、进位的24进制计数器,clock_day将前两个源码封装后的模块进行连接,即可得到24小时制的时、分、秒时钟,该时钟具有进位、复位、启动/暂停的功能。
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