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计组实验 Vivado 多周期CPU设计

计算机组成原理实验多周期CPU设计 Vivado MIPS基本指令都有实现，包括bgtz j jal bne 等等基本指令

2019-12-29 03:18:02 144KB 多周期CPU

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RISC_V 多周期CPU设计.zip

RISC_V 多周期CPU设计，里面包含基于最新提出的RISC_V指令集设计的多周期CPU，使用Verilog语言，代码注释详细，提供官方给出的测试样例，RV32I 基本整数指令四十多条指令都有实现，波形仿真通过。

2019-12-25 11:52:33 60KB RISC_V 多周期CPU Verilog

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MIPS多周期流水线CPU设计

计算机组成原理课程作业：使用verilog完成 1、完成四十余条MIPS指令； 2、使用五级流水线； 3、单发射，无cache，无分支预测，使用延迟槽； 4、含测试代码和说明文档。

2019-12-24 03:30:45 8.23MB verilog MIPS 流水线 CPU

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计算结构CPU设计 verilog

自己写的代码，通过验收和后期的考试；注释清楚，可扩展性强，方便的添加指令； cpu架构绝对一级棒。

2019-12-22 20:10:10 369KB cpu verilog quartus 东南大学

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经典8位RISC-CPU设计（附testbench）

采用哈佛结构设计的简单8位RISC-CPU，包含testbench,可直接在modelsim中出波形。是《Verilog HDL程序设计实例详解》中的8位RISC-CPU的源码，亲测可用！

2019-12-21 22:16:35 435KB 8位 RISC CPU testbench

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基于VHDL的简易CPU设计（详细实验报告）

基于VHDL的简易CPU设计（内附详细实验报告）

2019-12-21 22:06:50 2.55MB VHDL 简易CPU设计 数电实验

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基于Tomasulo算法的32位RISC带Cache的流水线CPU设计

清华大学电子系微机原理课程设计题目。4人合作完成。包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

2019-12-21 22:06:27 3.43MB 微机原理 CPU 硬件描述语言 Tomasulo

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ARM Cortex-M0权威指南(中文) 高清扫描版

ARM Cortex-M0权威指南(中文) 高清扫描版清华出版社完整版本 Cortex-M0

2019-12-21 22:04:48 181.42MB Cortex-M0 ARM M0权威指南 CPU设计

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使用verilog HDL 16位cpu设计

本实例是使用verilog HDL语言来进行16位cpu设计。

2019-12-21 22:04:02 430KB verilog cpu

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单周期CPU设计全过程

组成原理实验课，包含十六条指令实现，完整的代码以及详细的实验报告，是本人实验课的作业

2019-12-21 22:03:21 2.37MB 完整工程和实验报告分析（电路图，原理图）

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