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FPGA/CPLD轻松实现CRC16位校验（VHDL源码）

FPGA/CPLD轻松实现CRC16位校验（VHDL源码）数据通信中，多字节的数据参与CRC校验。 CCITT标准的校验多项式:0x1021,用于HDLC等通信帧

2021-07-08 16:04:54 251KB FPGA/CPLD轻松实现CRC16位校验（VHDL源码）

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2021-07-08 13:11:28 19KB cpld常用例程

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MCU模拟JTAG烧写CPLD固件的文档资料.7z

MCU模拟JTAG烧写CPLD固件的文档资料方案一：移植 ALTERA 官方Jam STAPL Byte-Code Player Version 2.2 方案二：SVF模拟JTAG编程

2021-07-07 11:34:46 1.58MB mcu CPLD

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Spartan6系列FPGA开发板QM_XC6SLX16 SDRAM开发板.rar

2021-07-06 22:05:36 23.43MB fpga/cpld

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基于STM32和CPLD的手机测试控制系统.pdf

2021-06-30 13:06:14 343KB STM32 程序 硬件开发 论文期刊

一种基于STM32与CPLD的软启动器设计.pdf

2021-06-29 22:04:13 310KB STM32 程序 硬件开发 专业指导

睿智CPLD原理图

睿智CPLD原理图，可以参考设计，特别是刚开始学CPLD的人

2021-06-29 09:41:18 580KB 睿智 CPLD 原理图

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STM32的CPLD离线烧写系统设计.pdf

2021-06-28 18:04:39 327KB STM32 程序 硬件设计 论文期刊

EDA实验报告_正弦信号发生器_序列检测器

EDA最后一次实验报告内容_用 QuartusII 设计正弦信号发生器_序列检测器的VHDL设计.docEDA最后一次实验报告内容_用 QuartusII 设计正弦信号发生器_序列检测器的VHDL设计.docEDA最后一次实验报告内容_用 QuartusII 设计正弦信号发生器_序列检测器的VHDL设计.doc

2021-06-26 01:06:14 702KB FPGA CPLD EDA VERILOG VHDL

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VHDL 实验三含异步清零和同步使能的加法计数器

这是十进制计数器，当设计文件加载到目标器件后，将数字信号源的时钟选择为 1HZ，使拨动开关 K1 置为高电平（使拨动开关向上），四位 LED 会按照实验原理中依次被点亮，当加法器加到 9 时，LED12（进位信号）被点亮。当复位键（按键开关的 S1 键）按下后，计数被清零。如果拨动开关 K1 置为低电平（拨动开关向下）则加法器不工作。

2021-06-25 15:02:30 398KB vhdl fpga/cpld

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