VHDL 实验三含异步清零和同步使能的加法计数器

vhdl fpga/cpld

这是十进制计数器，当设计文件加载到目标器件后，将数字信号源的时钟选择为 1HZ，使拨动开关 K1 置为高电平（使拨动开关向上），四位 LED 会按照实验原理中依次被点亮，当加法器加到 9 时，LED12（进位信号）被点亮。当复位键（按键开关的 S1 键）按下后，计数被清零。如果拨动开关 K1 置为低电平（拨动开关向下）则加法器不工作。

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