VHDL 实验三 含异步清零和同步使能的加法计数器

上传者: 43469207 | 上传时间: 2021-06-25 15:02:30 | 文件大小: 398KB | 文件类型: ZIP
这是十进制计数器,当设计文件加载到目标器件后,将数字信号源的时钟 选择为 1HZ,使拨动开关 K1 置为高电平(使拨动开关向上),四位 LED 会按照实验 原理中依次被点亮,当加法器加到 9 时,LED12(进位信号)被点亮。当复位键(按 键开关的 S1 键)按下后,计数被清零。如果拨动开关 K1 置为低电平(拨动开关向 下)则加法器不工作。

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[{"title":"( 102 个子文件 398KB ) VHDL 实验三 含异步清零和同步使能的加法计数器","children":[{"title":"shiyansan.vhd.bak <span style='color:#111;'> 839B </span>","children":null,"spread":false},{"title":"shiyansan.vhd <span style='color:#111;'> 840B </span>","children":null,"spread":false},{"title":"shiyansan.rtlv_sg_swap.cdb <span style='color:#111;'> 195B </span>","children":null,"spread":false},{"title":"shiyansan.sta.rdb <span style='color:#111;'> 7.36KB </span>","children":null,"spread":false},{"title":"shiyansan.cmp.rdb <span style='color:#111;'> 18.90KB </span>","children":null,"spread":false},{"title":"......","children":null,"spread":false},{"title":"<span style='color:steelblue;'>文件过多,未全部展示</span>","children":null,"spread":false}],"spread":true}]

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