用复杂可编程逻辑器件CPLD为核心器件设计制作一个篮球竞赛计时计分系统，具有计时和记分功能，分别用数码管显示每节的时间（倒计时方式）和双方的得分总数（累加方式）。具体设计要求如下： 1、 具有显示每节12分钟比赛时间的倒计时功能：用四个数码管分别显示分、秒，其计时间隔为1S。并用四个LED分别自动指示比赛节数。 2 、设置启动键和暂停/继续键，控制计时器的直接启动计数，暂停/继续计数功能。 3、设置复位键：按复位键可随时返回初始状态，时间显示电路显示为12.00；记分显示电路显示00.00。 4、计时器递减计数到‘00.00’时，计时器停止工作，并给出声音提示，即扬声器输出2~3s的双音频提示音。 5、具有记分功能，要求设置1分、2分、3分三个按键，用以分别对1分、2分、3分进行记分，每按一次，记分牌累加相应的分数（即分别完成加1、加2、加3计数），记分牌用四个数码管分别显示甲乙双方的得分数（每方两位）。 6、要求记分电路具有修改功能，设置减1键，当记分错误时可按键实现减1计数。

任意FPGA实现nand_flash读写测试，verilong语言编写，仿真可以看到具体时序。芯片用的一款4G的FLASH，地址为五个周期数据，共16引脚，不同芯片的具体时序不太一样，仅作参考

源码+仿真模型（M24LC04B）+仿真

在交流伺服系统中，对电机编码器反馈的正交脉冲信号进行分频，并发送至上位机对构成全闭环系统非常必要。为了能够实现对编码器正交脉冲信号的分数分频，并保证分频得到的脉冲方向正确，数量符合要求，仍以正交形式反馈给上位机，本文研究了伺服系统中分数分频的基本原理及分频过程，采用Altera公司的QUARTUS II软件和CPLD产品EPM1270进行设计，通过软件仿真和实验测试，证明分频器在伺服系统中应用的可行性，有较强的工程应用价值。

《LATTICE FPGA_CPLD设计 基础篇》_12736553 《LATTICE FPGA_CPLD设计 基础篇》_12736553

使用fpga实现NRF24L01的接收功能，使用verilog编写，移植只需修改顶层文件，除接收地址外，其他参数修改需要修改源文件

DXP封装文件

包含Altera所有芯片的封装尺寸图，方便自己画芯片封装使用。

简易spi_slave，附赠testbench用例和spi_simple读写操作时序图。

MAXII CPLD UFM例程，在里面包含一个文档和一个例程。