搜索【verilog/fpga】的结果

2psk调制解调

基于verilog HDL的FPGA工程，对m序列进行2psk调制解调，包括了testbench文件。

2019-12-21 21:43:35 13.13MB verilog FPGA bpsk

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Verilog实现可逆计数器（FPGA）程序

Verilog实现可逆计数器，可根据需要调节周期，且该程序已在Basys2开发板上验证成功。

2019-12-21 21:39:52 166KB Verilog FPGA 可逆计数器

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计算机组成原理——多功能ALU设计实验

计算机组成原理上机报告，用Verilog语言实现多功能运算器ALU的设计实验，仿真波形并书写实验报告。编程环境：Vivado HSL，设计语言：Verilog HDL。文档排版：LaTeX。内附实现代码，仿真波形截图，完整文档TeX源文件和学校Logo等，可参考与修改，请勿传播。

2019-12-21 21:39:44 2.33MB Verilog FPGA

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cordic算法的NCO在FPGA中的实现

cordic算法的NCO在FPGA中的实现，quartusII完整verilog程序，modelsim仿真亲测，绝对有用

2019-12-21 21:35:46 549KB cordic NCO verilog FPGA

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Verilog FPGA 交通灯设计（基于Basys2设计，使用者只需移植到板子上即可使用，三段式状态机编写）

FPGA 交通灯设计（基于Basys2设计，使用者只需移植到板子上即可使用，三段式状态机编写）

2019-12-21 21:33:03 770KB FPGA 交通灯

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ad7928 verilog驱动

ad7928 verilog驱动程序，8通道二进制12bit原始数据分别输出

2019-12-21 21:32:15 4KB verilog FPGA ad7928

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矩阵键盘的简易计算器（带仿真代码）

矩阵键盘，通过数码管显示，简易的计算器，已通过下板子调试

2019-12-21 21:23:51 2.17MB verilog fpga 矩阵键盘

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FPGA 实现多进制FSK调制解调(含代码，运行文件)

//该模块为8分频器 module div8( clk, divout); //端口列表 input clk; output divout; //端口说明 reg [2:0]div; reg divout; //定义数据类型 initial divout=0; //初始化 always @(posedge clk) begin div=div+1; divout=div[2]; //3bit计数器，实现8分频

2019-12-21 21:11:50 1.06MB verilog FPGA 2FSK fsk

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夏宇闻Verilog经典教程，非扫描版，带书签

夏宇闻Verilog经典教程，不是扫描版，是PDF源文件，可编辑。不是那种图片扫描的文档，不是图片扫描文档（凑足100个字）

2019-12-21 21:08:15 1.73MB 夏宇闻 Verilog FPGA

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如何用FPGA制作音乐盒并播放音乐

Verilog文档，手把手教导如何用FPGA制作音乐盒并播放音乐，属于【FPGA例程教学】

2019-12-21 20:54:21 52KB Verilog FPGA 音乐播放器 音乐盒

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