FPGA 实现多进制FSK调制解调(含代码，运行文件)

verilog FPGA 2FSK fsk

//该模块为8分频器 module div8( clk, divout); //端口列表 input clk; output divout; //端口说明 reg [2:0]div; reg divout; //定义数据类型 initial divout=0; //初始化 always @(posedge clk) begin div=div+1; divout=div[2]; //3bit计数器，实现8分频

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weixin_43239299 :

一般一般啦
2019-02-25

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