Verilog HDL课程讲义目录如下: 3.4-硬件描述语言与数字系统设计 5.6-硬件描述语言与数字系统设计 7.8-硬件描述语言与数字系统设计-例化方法-S2P例子 9-组合逻辑的Verilog语言描述 10-综合与静态时序分析 11.12-Verilog的可综合描述风格 13.14-硬件描述语言与数字系统设计-状态机的结构与设计 15.16-习题课-计数器-分频器-串并电路转化 16-可编程逻辑器件FPGA原理-ISE安装使用 17-储存器 18-常见公司数字IC设计招聘题目 20-总结
2022-02-23 13:48:15 12.46MB Verilog HDL讲义
1
设计电路的经典方法是依赖于电路图的人工设计方法,而现有的大规模复杂电路设计...
2022-02-23 12:47:16 132.6MB Verilog HDL
1
Verilog HDL 语言学习经典教材 PDF清晰 Verilog HDL: A Guide to Digital Design and Synthesis, Second Edition By Samir Palnitkar
2022-02-21 17:39:51 2.15MB Verilog HDL Samir Palnitkar
1
基于Wallace乘法器生成乘积项,向量乘法器自然而然得到。
2022-02-21 17:28:50 2KB 向量乘法器
1
Verilog HDL Synthesis A Practical Primer pdf版
2022-02-18 23:43:49 5.1MB VHDL
1
Verilog+HDL+华为入门教程收集.pdf
2022-02-13 19:09:08 435KB 网络文档
Verilog+HDL入门教程归类.pdf
2022-02-13 19:09:08 7.94MB 网络文档
1364-1995 - IEEE Standard Hardware Description Language Based on the Verilog(R) Hardware Description Language (Superseded) IEEE标准1364-1995,是1995年发布的Verilog HDL语言标准。目前该标准的状态是Superseded,已被IEEE 1364-2001取代。
2022-02-11 10:49:02 3.23MB IEEE Verilog 1364-1995 IEEE标准
1
RTL Design Style Guide for Verilog HDL The RTL Design Style Guide, Second Edition RTL Design Style Guide, Second Edition, reflects the advances in design environments that , reflects the advances in design environments that have been made since the 2003 publication of the first edition. The second edition introduces design have been made since the 2003 publication of the first edition. The second edition introduces design practices suitable for designs that are getting ever faster and larger. Major additions and changes practices suitable for designs that are getting ever faster and larger. Major additions and changes are as follows: are as follows:
2022-02-10 11:06:15 7.12MB RTL Verilog HDL
1
Mentor Graphics HDL Designer Series (HDS) 2021是一个专业和有效的应用程序,用于设计、分析和编辑您的项目文档。 它是一个强大而全面的应用程序,提供了深入的分析能力,高级的创建编辑器,以及完整的项目和工作流管理。 这是一个有用和高效的应用程序,它提供了灵活的设计环境,难以置信地提高了单个工程师和团队的生产力。 它还提供了一个完全灵活的设计和与管理工具的集成,确保设计工作流程的所有阶段的可追溯性。 它允许您分析、评估和可视化复杂的RTL位,集成的HDL代码分析和完整的项目中的连接分析。 使用这个神奇的工具,您将能够在Verilog、VHDL和混合过程中创建项目,以帮助管理数据。 安装说明:https://blog.csdn.net/hongfu951/article/details/11 解压密码:123
2022-02-09 09:11:35 749.64MB MentorGraphics