Verilog HDL与数字ASIC设计基础.pdfVerilog HDL与数字ASIC设计基础.pdf

针对基于软件实现的遗传算法在求解问题的规模与复杂性不断扩大时,往往会速度慢、效率低下的缺点,提出了一种基于现场可编程门阵列的实现方法,并利用测试函数对算法的实现进行效果验证。实际效果显示,这种硬件实现方法,不仅结构简单,而且有效地减少了运算时间、提高了运行效率,为遗传算法能在一些实时、高速的场合得到应用提供了依据。

介绍了基于FPGA的以太网MAC控制器的设计，主要实现了半双工模式下CSMA/CD协议、全双工模式下Pause帧的收发，以及对物理层芯片中寄存器的读写访问。设计采用Verilog硬件描述语，按照自顶向下的设计流程描述了以太网的主要功能模块，该控制器通过Modelsim进行了仿真并进行了FPGA板级验证，验证其能够满足802.3标准的要求。

主从D触发器的门级描述如下：module MSDFF (D,C,Q,Qbar);input D,C;output Q,Qbar;not NT1 (NotD,D),NT2 (NotC,C),NT3 (NotY,Y);nandND1 (D1,D,C),ND2 (D2,C,NotD),ND3 (Y,D1,Ybar),ND4 (Ybar,Y,D2),ND5 (Y1,Y,NotC),ND6 (Y2,NotY,NotC),ND7 (Q,Qbar,Y1),ND8 (Qbar,Y2,Q);endmodule   

智能巴士 HDL SmartBus协议的Node.js实现 :red_exclamation_mark: 升级到v0.6之前，请先阅读 内容 初始化 创建SmartBus连接器实例 var SmartBus = require ( 'smart-bus' ) ; var bus = new SmartBus ( { gateway : '192.168.1.250' , // HDL SmartBus gateway IP port : 6000 // and port, default: 6000 } ) ; 除了将配置作为对象传递之外，您还可以使用url字符串： var bus = new SmartBus ( 'hdl://192.168.1.250:6000' ) ; HDL网关端口也将用作udp服务器的侦听端口，以接收广播消息。 多个网关 如果您有多个物理HDL网关，请

Writing Testbenches using SystemVerilog 编写测试平台—HDL模型的功能验证(第二版)

基于VERILOG HDL语言的各种波形的发生代码

精通Verilog HDL：IC设计核心技术实例详解.pdf 50M

基于DE2平台的sobel 算子的实现代码.其中包括了vga ,ccd 控制等程序代码。

该工程基于verilog HDL对m序列进行简单的qpsk调制解调,代码不多，欢迎参考。