使用Verilog编写的脉冲信号延时模块

脉冲信号延时 Verilog

/**************************************************************************************************/ //功能简介：使用Verilog编写的一个脉冲信号延时模块，延时时长可设定（小于输入脉冲周期），可精确到一个时钟周期 //代码有详细注解，设计项目验证可用，原项目是对一个周期为2ms，高电平脉宽为5us的脉冲信号延时100us输出 /**************************************************************************************************/

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评论信息

weixin_44452549 :

代码不错，谢谢分享。
2021-03-31
饮水思源UP :

好文，谢谢分享
2018-05-17
sinat_26955045 :

xuexi 用处，很不错
2017-07-28
asdfasdf222 :

代码很有参考价值！
2017-07-14
leo0123 :

谢谢楼主分享！不错
2017-01-10

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