一个典型的锁相环（PLL）系统，是由鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF）三个基本电路组成，如图1， 从表1可知，如果输入端A和B分别送 2π 入占空比为50%的信号波形，则当两者 存在相位差θ时，输出端F的波形的 占空比与θ有关，见图3。将F输出波 形通过积分器平滑，则积分器输出波形 的平均值，它同样与θ有关，这样，我 们就可以利用异或门来进行相位到电压 θ 的转换，构成相位检出电路。于是经积 图3 分器积分后的平均值（直流分量）为： U U = Vdd * θ/  (1)

清华微所PLL大牛李宇根教授2013讲义 15章节 两篇论文PLL电源管理设备及低噪音

EP4CE22F17C8 CYCLONE4E FPGA PLL锁相环时钟分频+LED闪灯实验Verilog源码Quartus13.1工程文件 //LED闪烁逻辑产生模块 module led_controller( clk,rst_n, led ); //时钟和复位接口 input clk; //25MHz输入时钟 input rst_n; //低电平系统复位信号输入 //LED指示灯接口 output led; //用于测试的LED指示灯 //////////////////////////////////////////////////// //计数产生LED闪烁频率 reg[23:0] cnt; always @(posedge clk or negedge rst_n) if(!rst_n) cnt <= 24'd0; else cnt <= cnt+1'b1; assign led = cnt[23];

基于Quartus15的 cycloneIV PLL重配置源代码，已经封装完成，可以直接调用。仅使用了ATLPLL一个IP核，资源占用非常少，支持10M-200M步进10M的时钟输出，仿真和实际测试均可正常使用。

Xilinx Kintex 器件 MMCM IPcore设计任意时钟输出，含仿真和设计说明，可直接移植和工程应用

本文档介绍了使用AN1292 《利用PLL 估算器和弱磁技术（FW）实现永磁同步电机（PMSM）的无传感器磁场定向控制（FOC）》（DS01292A_CN）中所述的算法来运 行电机的分步过程。

LC72131 PLL AMFM收音控制器 处理器类型C51

Hittite-PLL-Design-Installer + Mcrinstall711.exe,安装完成后如果运行出错的话就找到安装目录下的运行文件运行这个PLL_DESEGN貌似桌面运行快捷方式有问题。

Altera可重配置PLL使用手册,用于进行pll锁相环的参数化动态重新配置

ADI 锁相环基本原理，非常好的PLL资料。。