EP4CE22F17C8 CYCLONE4E FPGA PLL锁相环时钟分频+LED闪灯实验Verilog源码Quartus13.1工程文件 //LED闪烁逻辑产生模块 module led_controller( clk,rst_n, led ); //时钟和复位接口 input clk; //25MHz输入时钟 input rst_n; //低电平系统复位信号输入 //LED指示灯接口 output led; //用于测试的LED指示灯 //////////////////////////////////////////////////// //计数产生LED闪烁频率 reg[23:0] cnt; always @(posedge clk or negedge rst_n) if(!rst_n) cnt <= 24'd0; else cnt <= cnt+1'b1; assign led = cnt[23];

Cyclone4E FPGA设计4位串入串出移位寄存器Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module yw_reg(clk,dout,din); input clk; //输入时钟 input din; //输入数据 output dout; //输出数据 reg dout; //输出数据寄存器 reg[3:0] q; //四位寄存器 always@(posedge clk) //clk的上升沿触发 begin q[0]<=din; //把输入放入q寄存器的第一位 q[3:1]<=q[2:0]; //把q寄存器的1到3位赋予2到4位 dout<=q[3]; //把q的第四位赋予输出寄存器

Cyclone4E FPGA设计5位串入并出移位寄存器Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module reg_cb(clk,din,clr,dout); input clk,din,clr; output[4:0] dout; reg[4:0] dout; always@(posedge clk) begin if(clr) begin dout<=0; end else begin dout<={dout,din}; end

Cyclone4E FPGA设计4位并入串出移位寄存器Verilog逻辑源码Quartus工程文件.。Quartus11.0工程文件, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 **----------------------------文件信息-------------------------- ** 文件名称： reg_bc.v ** 创建日期： ** 功能描述：实现4位并入串出移位寄存器的功能 ** 硬件平台：大西瓜logic^3 FPGA开发板 ** 版权声明：本代码属个人知识产权,本代码仅供交流学习. **---------------------------修改文件的相关信息---------------- ** 修改人： ** 修改日期： ** 修改内容： *******************************************************************************/ module reg_bc(clk,clr,din,dout); input clk,clr; //输入时钟端，清零端（高电平有效） input[3:0] din; //数据输入端 output dout; //数据输出端 reg[1:0] cnt; reg[3:0] q; reg dout; always@(posedge clk) //时钟上升沿触发 begin cnt<=cnt+1; //cnt自加1 if(clr) //判断清零信号是否有效 begin q0) //判断cnt是否大于0 begin

同步4位可逆计数器Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module cnt_kn(clk,clr,s,en,updn,d,co,q); input clk,clr,s,en,updn; //输入时钟、清零端(高电平有效)、置数端（高电平有效）、使能端、计数器方向控制端 input[3:0] d; //预置数据端 output[3:0] q; //计数输出端 output co; //进位端 reg[3:0] q; //计数输出寄存器 reg co; //进位输出寄存器 always@(posedge clk) //时钟上升沿触发 begin if(clr) //判断清零端是否有效 begin q<=0; //q置0 end else begin if(s) //判断置数端是否有效 begin q<=d; //q置d中的数据 end else if(en) //判断使能端是否有效 begin if(updn) //判断方向寄存器是否为1 begin if(q==4'b1111) //判断q是否为15 begin q<=4'b0000; //q清0 co<=1; //co置1 end else //q还没到15 begin q<=q+1; //q自加1 co<=0; //co置0

EP4CE6F17C cyclone4e fpga开发板 NIOSII那些事儿实验例程11例，Quartus12.1工程源码文件 例程列表： 01_hello_world 02_led_test 03_epcs_boot 04_irq_test 05_uart_test 06_rtc_test 07_timer_test 08_eeprom_test 09_sdram_test 10_flash_test 11_smg_test NIOSII那些事儿.pdf Nios_ii_API常用函数解析.pdf

cyclone4e FPGA开发板 Verilog设计实例例程36个，FPGA芯片EP4CE6E22C8, Quartus13.1工程文件

CYCLONE4E FPGA开发板EP4CE10F17 开拓者FPGA开发板PDF原理图+主要器件技术手册包括： 00-CYCLONE4E FPGA开发板EP4CE10F17 开拓者FPGA开发板PDF原理图.pdf AD9708.pdf AMS1117.pdf AP3216C.pdf AT24C64.pdf CH340.pdf Cyclone IV EP4CE10引脚信息.pdf Cyclone IV器件手册.pdf DHT11.pdf DS18B20_cn.pdf DS18B20_en.pdf GT9147数据手册.pdf GT9147编程指南.pdf HR911105A-datasheet.pdf HS0038B.pdf nRF24L01P(新版无线模块控制IC).PDF OTT2001A IIC协议指导.pdf OTT2001A_V02.pdf OV5640_CSP3_DS_2.01_Ruisipusheng.pdf PCF8563.pdf PCF8591.pdf RJ45_HR911105A.pdf RTL8201CP.pdf SMBJ3.3-440_series.pdf SMBJ5.0ca.pdf SN74LVC1G00.pdf SP3232.pdf SP3485.pdf TJA1050.pdf TLC5510.pdf W9825G6KH.pdf WM8978G.pdf WM8978中文资料.doc

EP4CE6F17C cyclone4e fpga开发板Verilog DEMO例程26个源码Quartus工程文件+说明文档，包括： 01.Quartus下LED流水灯实验.pdf 02.Quartus下按键实验.pdf 03.Quartus下PLL实验.pdf 04.串口收发实验.pdf 05.数码管扫描实验.pdf 06.按键消抖实验.pdf 07.PWM蜂鸣器实验.pdf 07.附加_蜂鸣器播放音乐实验.pdf 08.spi_flash实验.pdf 09.ds1302数码管显示RTC时间实验.pdf 10.I2C接口EEPROM实验.pdf 11.FPGA片内ROM读写测试.pdf 12.FPGA片内RAM读写测试.pdf 13.FPGA片内FIFO读写测试.pdf 14.sd卡读写实验.pdf 15.vga测试实验.pdf 16.sdram读写测试实验.pdf 17.录音与播放例程.pdf 18.SD卡音乐播放例程.pdf 19.字符显示实验.pdf 20.SD卡读取BMP图片显示例程.pdf 21.OV5640摄像头显示例程.pdf 22.彩色视频图像转黑白例程.pdf 23.SOBEL边缘检测例程.pdf 24.AD9238波形显示例程.pdf 25.AD7606波形显示例程.pdf 26.ADDA测试例程.pdf