Lattice官方SDRAM核，经测试可用

本设计以对大量实时采集数据进行缓存为背景，硬件采用Micron公司的1GB SODIMM DDR3 和Kintex-7系列FPGA的片上FIFO，软件通过研究DDR3的基本工作原理编写用户接口模块，同时结合片上FIFO的控制模块完成异步FIFO缓存系统的设计，通过改变异步FIFO的读写时钟就可以实现数据的跨时钟域传输。该设计通过VivadoChipscope进行调试和检测，测试显示：基于DDR3 SDRAM的FIFO实现了最高480M的数据传输率，64~512位的总线宽度，容量最大为1 GB，说明该设计正确、可行，可以用来缓存高速采集系统所采集的数据。

说明1：本文件适用于检测stm32与FPGA以及SDRAM的硬件情况，是否存在焊接问题以及芯片问题，以及SDRAM的是否能正常使用。 说明2：硬件连接关系为stm32与FPGA通过并口连接，sdram连接FPGA。 说明3：本文件主要提供了用于检测的FPGA代码框架，包含具体的信号传输框图。

介绍了DDR SDRAM的接口时序，分析了其在系统中的位、功能和作用，在此基础上提出了设计方案规划。之后着重叙述了基于Stratix．II GX系列FPGA的DDR2接口的FIFO工程设计，对于主控核心单元、数据输入单元和数据缓存单元进行了单独的模块化分析，并且对主要模块进行了功能仿真，归纳问题。

RAM、SRAM、SDRAM、ROM、EPROM、EEPROM、Flash存储器可以分为很多种类，其中根据掉电数据是否丢失可以分为RAM（随机存取存储器）和ROM（只读存储器），其中RAM的访问速度比较快，但掉电后数据会丢失，而ROM掉电后数据不会丢失。

本代码用verilog而不是直接在nios中用ip核来实现HY57V641620FTP-6的读写，时序完全正确，从串口输出来验证的数据完全正确。附带说明和参考资料。希望对您有帮助。

altera官方的SDRAM控制器源代码，具有很高的实用参考价值，同时可以学习规范的IP核设计。

Serial Presence Detect (SPD) for DDR4 SDRAM Modules

个人觉得比较经典的DDR3 SDRAM工作原理详解，对初学者和一般开发者用处较大

204-Pin DDR3 SDRAM Unbuffered SODIMM Design Specification, Rev 1.0