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SPI总线源代码,包括
Testbench
SPI总线源代码,可以直接使用,适合于初学者
2021-03-03 09:21:35
5KB
SPI
总线
源代码
1
verilog HDL 16位乘法器实现及
testbench
文件
适合新手学习verilog HDL语言。并附有
testbench
文件,共新手学习使用。 适合新手学习verilog HDL语言。并附有
testbench
文件,共新手学习使用。
2021-02-27 09:10:41
2KB
testbench+ve
HDL
16位乘法器
1
hive-
testbench
-hive14.zip大数据TPCDS-99SQL自动测试脚本
hive-
testbench
-hive14.zip 大数据TPCDS自动测试脚本
2021-02-25 13:00:55
9.23MB
tpcds
1
Count Clock12H计数器(含有
testbench
测试文件).zip
Count Clock12H计数器(含有
testbench
测试文件).zip
2021-02-10 22:05:13
5.64MB
Verilog
FPGA
BCD计数器
1
基于Verilog二分频的
testbench
源码
使用Verilog语言编写的二分频
testbench
的源代码,可以直接加入仿真软件中进行仿真测试。
2020-05-05 22:36:45
12KB
Verilog
testbench
1
verilog HDL 16位乘法器实现及
testbench
文件
适合新手学习verilog HDL语言。并附有
testbench
文件,共新手学习使用。
2020-04-01 03:03:11
1KB
testbench+verilog
HDL
16位乘法器
1
ROM verilog代码
ROM Verilog源代码,通过验证,含有".tb"文件以供测试使用
2020-02-03 03:14:07
29KB
ROM
Verilog
源代码
testbench
1
异步清零、技术使能、数据加载等不同使能的4位计数器的Verilog源程序以及对应的
testbench
测试程序和仿真波形
异步清零、技术使能、数据加载等不同使能的4位计数器的Verilog源程序以及对应的
testbench
测试程序和仿真波形,已经测试过了,已经测试过了,欢迎下载,收取大家2个财富值,希望大家多多包涵,自己的csdn账号也没有财富值了。
2020-01-03 11:22:28
336KB
Verilog
4位计数器
testbench
1
CORDIC算法Verilog实现,带
testbench
用Verilog实现CORDIC,功能比Xilinx提供的更完善。全并行结构,可计算sin和cos函数
2019-12-28 17:42:38
1.36MB
CORDIC
Verilog
1
串口通信的Verilog代码及
TestBench
这是个串口通信的Verilog代码,代码简单明了。在顶层收到PC一个字节然后再发给PC。适合初学者使用
2019-12-21 22:19:17
4.13MB
串口
Verilog
TestBench
1
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