VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。 VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。

16位除法器设计，已经通过验证，能直接使用希望对大家有用。

Verilog实现32/16位的除法器含IP核和移位法实现

课程设计，做的五位除法器，望指教。EDA可是很有前景的技术哦~

定点原码一位除法器（余数恢复法）的原理是根据人工进行二进制除法的规则：判断被除数与除数的大小，若被除数小则商上0，并在余数最低位补0，再用余数和右移一位的除数比，若够除则商上1，否则商上0。然后继续重复上述步骤，直到除尽（即余数为0）或已得到的商的位数满足精度要求为止。 右移除数可以通过左移被除数（余数）来代替，左移出界的被除数（余数）的高位都是无用的0，对运算不会产生任何影响。上商0还是1用做减法判断结果的符号为负还是为正来确定。当差为负时，上商为0，同时还应把除数再加到差上去，恢复余数后再将其左移一位。若差为0或正值时，则不用恢复余数，上商1，余数左移一位。

大家好，我是复旦大学的研究生。本资源是一个基于VHDL语言的M位除以N位的除法器。其中M/N ，商M位，余数是N位的。以Moim设计验证和验证。压缩包里有除法器的源文件和testbench。可加入工程，直接测试。鄙人测试都是无错误的。愿尊驾下载后，积极评价，以便于相互交流，学习。O(∩_∩)O谢谢.2015年5月7日于芬兰，图尔库。

使用verilog语言，通过移位减方式实现64位除以32位数据的除法器，所需资源少，运算速度约64个时钟周期，可方便的自动修改运算位数

已调试通过。修改parameter就可以实现N位除法

包含DIV、DIVU的v文件以及对应的testbank文件，代码带注释。

数字逻辑课设 logisim源文件，8位除法器