本位同步时钟提取方案已在CPLD器件上进行了仿真实现，通过以上的分析可知，本位同步时钟的提取方案具有结构简单、节省硬件资源、同步建立时间短等优点，在输入信号有一次跳变后，系统出现连“1”连“0”，或信号中断时，此系统仍然能够输出位同步时钟脉冲，此后，只要输入信号恢复并产生新的跳变沿，系统仍可以调整此位同步时钟脉冲输出而重新同步，此系统中输入的时钟信号频率相对码元速率越高，同步时钟的位置就越精确，而当输入码元速率改变时，只要改变本系统中的N值系统就可重新正常工作。

引言 　　在数字通信系统中，同步技术是非常重要的，而位同步是基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。 　　在CPLD/FPGA上实现位同步，简单直接的办法就是利用FPGA的片上锁相环。但这种锁相环要求的输入时钟

曼彻斯特码是一种性能优良的数字基带信号传输码，可以消除直流成分，具有时钟恢复和抗干扰性强的特点，本文通过对传统的解码方案的分析，提出了一种基于时钟提取方案的曼彻斯特码的解码器设计，消除了时钟系统的相位累积误差，结构灵活，性能稳定，同时采用XILINX公司的ISim软件对整个编解码设计进行了仿真，验证了设计方法的可行性和正确性。

本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较

此方案相比于传统的数字锁相环来说能够准确、快速的提取高速串行数据的同步时钟，即使输入码元有毛刺，也具有很好的时钟恢复调整功能

本文提出了一种利用非线性光环镜(NOLM)进行高速光时钟提取的新方法。首先,阐述了NOLM作为光信号处理器件的工作原理。随后,搭建NOLM光时钟提取方法的仿真模型,并利用仿真对光时分复用(OTDM)下,8路10 Gb/s光传输系统进行了时钟提取。通过对仿真结果的分析,验证了该系统的工作特性。

全光3R技术是未来的全光通信网络的发展方向，全光时钟提取时全光3R技术的关键技术之一。本文提出了一种基于可调谐调谐器的频率可变NRZ-DPSK信号的时钟提取方法。采用自由空间光的斐索干涉仪构成可调谐叠加器，将NRZ-DPSK信号转换为含有时钟分量的RZ强度信号，调谐范围可覆盖2.5Gb / s的〜的40Gb / s将解调出的RZ信号注入到光纤环形激光器实现了的5Gb / s的的长度为2 7 - 1的伪随机码NRZ-DPSK信号的全光时钟提取，其消光比连续10dB 。