说明:数码管显示十秒倒计时,如有选手抢答,则计时直接置0,数码管显示显示抢答选手编号
2023-12-12 12:20:54 631B EDA5人抢答器VHDL
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数字抢答器的VHDL设计代码 数字抢答器的VHDL设计代码
八路抢答器EDA课程设计VHDL 本文档是基于VHDL的八路抢答器的设计,经实验验证后程序准确无误。
2022-05-07 14:14:16 349KB 八路抢答器 VHDL
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1.设计一个可容纳3组参赛的数字式抢答器,每组设一个抢答按钮,供抢答使用。 2.抢答器具有第一信号鉴别和所存功能,使除第一抢答者外的按钮不起作用。 3.设置一个主持人“复位”按钮。 4.主持人复位后,开始抢答,第一信号鉴别所存电路得到信号后,有LED指示灯和数码管显示成功抢答组并保持5秒,扬声器发出3秒的声响。 5.设置一个记分电路,每组开始预置10分,由主持人记分,答对一次加1分,答错一次减1分,捡到0则不允许该组再参与抢答。 6.要求进行按键防抖动设计
2021-12-30 11:42:43 267KB EDA抢答器
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定时器倒计时,扬声器给出声响提示。选手在定时时间内抢答时,抢答器完成:优先判断、编号锁存、编号显示、扬声器提示。当一轮抢答之后,定时器停止、禁止二次抢答、定时器显示剩余时间。如果再次抢答必须由主持人再次操作"清除"和"开始"状态开关。
2021-12-14 15:02:35 136KB 8路数字 抢答器 VHDL程序 课程设计
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本人自己用vhdl写的抢答器程序,下载到板子上可以正常工作。
2021-11-10 17:06:35 376KB 抢答器 vhdl
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EDA学习资料 六路智能抢答器 VHDL语言
2021-06-01 11:56:13 783KB 抢答器
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基于 CPLD 的智力竞赛抢答器,内含源程序、顶层原理图,可以借助此文档实现基于CPLD的智力竞赛抢答器。
2021-03-14 16:04:17 1.13MB CPLD 抢答器 VHDL FPGA
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4人智力抢答器,编码程序,仿真都有,很好的VHDL启蒙
2019-12-21 20:20:18 659KB 抢答器VHDL 编码
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六位抢答器 用VHDL实现
2019-12-21 19:18:10 13.86MB 六位抢答器
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