针对60 GHz通信系统中的IEEE 802.11ad标准，提出了一种双层同步迭代式多码率LDPC分层译码器的结构。利用码率越低LDPC校验矩阵越为稀疏的特点，将所有码率下的校验矩阵压缩到单一检验矩阵，以便支持LDPC多码率译码。同时，使用分层译码算法，有效减少迭代次数。基于推荐结构，在Vertex-6 FPGA上实现了支持IEEE 802.11ad标准的4种码率的LDPC译码器，LUTs资源使用量为34%，最高净吞吐率达到3.507 Gb/s。比较结果表明，推荐结构有着低复杂度、高吞吐率的特点。

分别为AWGN信道模型下BPSK调制的程序；AWGN信道模型下BPSK调制LDPC编码的程序；AWGN信道模型下BPSK调制、采用具有不同列重的构造矩阵进行LDPC编码的程序；AWGN信道模型下BPSK调制、采用不同的迭代译码次数进行LDPC编码的程序。

为了提高准循环低密度奇偶校验(QC-LDPC)译码器的吞吐率、迭代译码收敛速度和资源利用率，本文针对QC-LDPC码校验矩阵的结构特性设计一种层间流水线结构译码器。该译码器对译码策略和校验节点更新结构进行优化，克服了传统分层译码并行所带来的数据冲突问题；各分层之间的迭代译码非串行进行，校验节点和变量节点可并行计算，有效地提高译码器的资源利用率；校验节点更新的结构在不增加运算复杂度的情况下消耗时间更短，分层最小和算法加快了迭代译码的收敛速度，压缩了单次迭代所需时间。本文以WIMAX标准(2304，1152)QC-LDPC码为例，以现场可编程门阵列(FPGA)作为实现平台，仿真并实现了基于最小和算法的QC-LDPC译码器。结果表明，当译码器工作频率为200 MHz、迭代次数为10次时，吞吐量可达到1 Gbit/s。

基于 GPU 的 LDPC 码（Low-Density Parity-Check codes，低密度 奇偶校验码）软件译码器优化设计方法。选用了适用于 GPU 架构的基于最小和算 法的分层迭代译码方法开展译码器的设计工作。在并行译码方式上分别给出了码字间 和码字内并行处理方案，并基于 CUDA（Compute Unified Device Architecture）多线程 模型优化了码字映射规则。为提升译码内核执行效率，提出的优化方法包括：设计满 足负载平衡的合理资源分配、针对最小和算法中的并行规约数值求解以及译码层更新 的分支优化，实现对 GPU 硬件资源的高效利用；通过对 LDPC 码校验矩阵优化存储结 构以及多种译码信息量化方式合并存储策略的设计，提升译码过程中的数据访问效率。 其二，本文给出了基于 GPU 的卷积码软件译码器优化设计方法

使用：工程在matlab打开，运行main.m，可以得到译码结果的误比特率，使用的是置信传播算法，data文件夹是译码数据，matrix、protoH文件夹是监督矩阵的数据，builH.m是生成监督矩阵的脚本，mexfastdecoder.c是核心置信传播算法源码，getLDPCparameters.m是根据码率、空间流、数据长度等生成的LDPC参数,应用背景是802.11wifi的LDPC译码，码字长度有648、1296、1944等，不喜勿喷，谢谢

针对IEEE802.16e标准，基于层译码算法（TDMP）提出了一种适用于多码率、多码长的LDPC码译码器结构。该译码器采用半并行化和流水线设计，可以在保证电路灵活性的同时提高译码吞吐量。利用Xilinx公司的ISE工具进行综合仿真，使用的FPGA芯片为Virtex4-xc4vfx12-sf363-12，最大工作频率为170.278 MHz，译码吞吐量可达到128.77 Mb/s。

很好的LDPC的构造方法，编译码方法，难得一见的哦

Gallager原版LDPC译码算法仿真程序，大佬的风格，供大家参考

对空间数据系统委员会（CCSDS）推荐的QC-LDPC码进行了研究，给出了改进的分层译码算法。基于改进的分层译码算法设计部分并行结构QC-LDPC译码器，译码速率较快,适合应用需求，并通过仿真验证所设计的译码器的性能。

LDPC码的BP译码verliong程序