一、实验目的
检验数字电子技术设计及调试能力；
实验一：用555定时器设计一个1Hz左右的脉冲源作为时钟信号
该实验主要是需要确定需要产生的波形的周期（频率），通过公式的计算确定R1、R2以及电容C1的大小。
实验二：用74HC161及必要的门电路设计一个六十进制的计数器。
电路设计：
十进制计数器（个位）电路：计数器应从0000状态开始计数，当第十个CP脉冲出现时，即1010状态出现时应立即返回到0000状态。
由实验一可知，谐振动器利用深度正反馈，通过阻容耦合使两个电子器件交替导通与截止，从而自激产生方波输出的振荡器。常用作方波发生器。多谐振荡器是一种能产生矩形波的自激振荡器，也称矩形波发生器。多谐振荡器没有稳态，只有两个暂稳态。在工作时，电路的状态在这两个暂稳态之间自动地交替变换，由此产生矩形波脉冲信号，常用作脉冲信号源及时序电路中的时钟信号。
由实验二可知，通过级联的方式可以将简单的十六进制计数器改造为60进制计数器。
2022-12-16 17:20:02
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基于FPGA的60进制计数器
实现功能：
基于FPGA的60进制计数器实验
部分代码：
Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_ARITH.all;
--//=======================================
entity clkdiv is
port(clk50M:IN STD_LOGIC;--时钟20MHZ
clk1KHZ,clk1HZ:buffer STD_LOGIC);
END clkdiv;
--//=======================================
architecture behave of clkdiv is
begin
2022-12-01 20:00:39
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2021数电实验ppt
译码器
集成触发器
数据选择器
电子钟24进制设计
电子钟60进制设计
2022-04-06 01:26:39
2.17MB
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60进制计数器multisim源文件，采用74LS161方案，到60后自动清零，两个数码管显示，multisim10及以上版本的软件可以打开仿真
2022-01-06 22:45:04
132KB
1-99分钟倒计时计数计时器60进制计数器倒计时定时器等6个计时器Multisim仿真实例
2021-09-10 09:03:43
1.72MB
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