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可编程硬件描述语言VHDL Quartus 六十进制计数器设计报告.pdf
六十进制计数器设计报告 目录 六十进制计数器设计报告 1 一、 题目剖析 2 二、 设计思路 2 三、 设计过程 2 1 、 真值表 2 2 、 源代码分析 2 3 、 仿真分析 5 功能仿真 5 4 、 注意事项 6 四、 总结 6
2021-08-21 09:38:04
349KB
硬件描述语言
VHDL
Quartus
计数器
六十进制计算器 时间计算器
1.在上面的输入框输入数值,按回车累加 2.输入小数点“.” 代表冒号“:” 3.分钟必须是两位数字。 4.允许输入负值, 如 “-4.29” 5.快捷输入:“--”清除所有数据, “/”删除列表中最末项数据 本程序计算结果的范围: +35791394:00 -35791394:00
2021-08-13 10:16:45
183KB
六十进制
计算器
时间计算器
1
基于74LS161D数字电路设计的
60进制
计数器Multisim仿真源文件.zip
基于74LS161D数字电路设计的
60进制
计数器Multisim仿真源文件,multisim10及以上版本可以正常打开仿真
2021-07-05 13:01:50
132KB
74LS161D‘
60进制计数器
Multisim
74LS161D数字电路
电子线路课程设计
60进制
秒计时器电路设计
设计一个秒计时电路,由74160同步二进制计数器和一个单位脉冲信号构成,单位脉冲信号由555定时器构成的多谐振荡器产生。
2021-06-30 18:33:14
112KB
电子线路
课程设计
6秒
计数器
1
六十进制计数器(有代码)
基于FPGA硬件开发板,利用QuartusII软件通过VHDL和原理图混合输入的方式实现
60进制
计数器;有代码
2021-06-27 23:36:29
56KB
EDA实验报告
1
60进制
加法计数器.zip
2)实现该电路的一种设计使用了2片74HC192、1片74HC00、1片CD4050,用555芯片设计电路产生周期1秒的TTL电平的方波作为电路的驱动时钟,用2片CD4511设计实现显示部分,用“八位逻辑电平输出”的一个开关控制将七段数码管清零为“00”状态。(3)设计实现的方法不止一种
2021-06-27 15:31:57
227KB
运用Proteus仿真
1
60进制
计数器Multisim仿真实例,Multisim10以上版本可打开运行.zip
60进制
计数器Multisim仿真实例,Multisim10以上版本可打开运行
2021-06-21 21:03:56
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60进制计数器Multisim
Multisim仿真
60进制计数器
Multisim
同步时钟同步清零的六十进制可逆计数器
同步时钟同步清零的六十进制可逆计数器 VHDL 可编程器件
2021-06-09 10:25:56
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同步时钟同步清零的六十进制可逆计数器
vhdl
1
60进制
计数器 VHDL设计
60进制
VHDL设计文本,
2021-06-06 20:33:14
903B
60进制VH
1
基于VHDL语言的
60进制
加法计数器
这是一个由VHDL语言实现的
60进制
的加法计数器的实例代码。
2021-06-06 20:29:46
156KB
EDA计数器
1
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