一、实验目的 检验数字电子技术设计及调试能力; 实验一:用555定时器设计一个1Hz左右的脉冲源作为时钟信号 该实验主要是需要确定需要产生的波形的周期(频率),通过公式的计算确定R1、R2以及电容C1的大小。 实验二:用74HC161及必要的门电路设计一个六十进制的计数器。 电路设计: 十进制计数器(个位)电路:计数器应从0000状态开始计数,当第十个CP脉冲出现时,即1010状态出现时应立即返回到0000状态。 由实验一可知,谐振动器利用深度正反馈,通过阻容耦合使两个电子器件交替导通与截止,从而自激产生方波输出的振荡器。常用作方波发生器。多谐振荡器是一种能产生矩形波的自激振荡器,也称矩形波发生器。多谐振荡器没有稳态,只有两个暂稳态。在工作时,电路的状态在这两个暂稳态之间自动地交替变换,由此产生矩形波脉冲信号,常用作脉冲信号源及时序电路中的时钟信号。 由实验二可知,通过级联的方式可以将简单的十六进制计数器改造为60进制计数器
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60进制的数电制作方法,及一系列注意事项
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基于FPGA的60进制计数器 实现功能: 基于FPGA的60进制计数器实验 部分代码: Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_ARITH.all; --//======================================= entity clkdiv is port(clk50M:IN STD_LOGIC;--时钟20MHZ clk1KHZ,clk1HZ:buffer STD_LOGIC); END clkdiv; --//======================================= architecture behave of clkdiv is begin
2022-12-01 20:00:39 313KB FPGA 60进制计数器
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FPGA与数字系统设计:实验八 使用ECS绘制六十进制计数器.doc
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2021-09-10 09:03:43 1.72MB 倒计时
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六十进制计数器设计报告 目录 六十进制计数器设计报告 1 一、 题目剖析 2 二、 设计思路 2 三、 设计过程 2 1 、 真值表 2 2 、 源代码分析 2 3 、 仿真分析 5 功能仿真 5 4 、 注意事项 6 四、 总结 6
2021-08-21 09:38:04 349KB 硬件描述语言 VHDL Quartus 计数器
基于74LS161D数字电路设计的60进制计数器Multisim仿真源文件,multisim10及以上版本可以正常打开仿真
基于FPGA硬件开发板,利用QuartusII软件通过VHDL和原理图混合输入的方式实现60进制计数器;有代码
2021-06-27 23:36:29 56KB EDA实验报告
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