基于FPGA的60进制计数器.zip
基于FPGA的60进制计数器
实现功能：
基于FPGA的60进制计数器实验
部分代码：
Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_ARITH.all;
--//=======================================
entity clkdiv is
port(clk50M:IN STD_LOGIC;--时钟20MHZ
clk1KHZ,clk1HZ:buffer STD_LOGIC);
END clkdiv;
--//=======================================
architecture behave of clkdiv is
begin
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