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60进制加法计数器 VHDL QuartusII仿真

60进制加计数 VHDL QuartusII仿真可自由更改进制

2019-12-21 22:08:42 310KB 60进制 加计数器

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Verilog自顶向下60进制计数（FPGA)

使用Verilog自顶向下设计60进制计数器（例子为1Hz，可修改频率），并用数码管动态显示，已在Basys2开发板验证通过。

2019-12-21 21:39:52 226KB Verilog 自顶向下 60进制计数 数码管显示

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verilog实现60进制计数器

verilog实现60进制计数器源代码及测试代码

2019-12-21 20:08:11 1KB verilog 计数器

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2个74160做的60进制计数器

用2个74160做成的60进制计数器，用的是Quartus II

2019-12-21 19:41:19 192KB 74160

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