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本项目实现的是32位加法器，实现思路为连接4个8位加法器，已通过vivado Simulation。使用语言：Verilog 使用软件：vivado 本项目包含： 1、vivado项目文件adder_32.xpr 2、readme.txt 3、vivado自动生成的文档(含设计代码和测试代码)

2023-03-13 12:29:59 64KB Verilog vivado 加法器 32位加法器

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carry_select_adder_32bits.zip_32位加法器_adder_carry select_carry se

一个32位的进位选择加法器，基于门电路实现的

2022-09-22 09:00:37 3.62MB 32位加法器 adder carry_select carry_select_adder

verilog 32位加法器（超前进位加法器）

学习计算机组成原理时写的，帮助理解，希望可以给和我一样入门的同学有个参考

2022-04-06 01:43:17 6.53MB 学习 fpga

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32位加法器.rar

内含32位，8位，4位加法器的vhd文件和验证32位加法器的波形图vwf文件，刚做完实验都能成功运行

2022-01-09 23:18:22 4KB 加法器 32位加法器 8位加法器 vhdl

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32位加法器 verilog代码

32位加法器 verilog代码其中还包含全加器、四位加法器的代码

2021-10-08 19:04:49 4KB 32位加法器 verilog 进位选择

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32位加法器

32位的加法器，仿真可用。VHDL语言实现

2021-06-25 22:43:45 528B 32位加法器

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32位选择进位加法器（经MODELSIM ISE及FPGA实现）

32位选择进位加法器（经MODELSIM ISE及FPGA实现） ZJU计算机组成原理实验

2021-06-05 09:56:00 691KB FPGA 32位加法器

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32位进位选择加法器

verilog HDL 32位选择进位加法器（快速加法器）

2021-04-15 17:21:10 2KB verilog 32位加法器

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